Kỹ thuật điện tử - Kỹ thuật số -Mạch logic thuần tự (phần1)

Chia sẻ: Nguyễn Trọng Hoàng | Ngày: | Loại File: PPT | Số trang:38

Thêm vào BST

Báo xấu

1.123
lượt xem 528
download

Download Vui lòng tải xuống để xem tài liệu đầy đủ

Tài liệu tham khảo Kỹ thuật điện tử - Kỹ thuật số -Mạch logic thuần tự (phần1)

Chủ đề:

Bình luận(0) Đăng nhập để gửi bình luận!

Lưu

Nội dung Text: Kỹ thuật điện tử - Kỹ thuật số -Mạch logic thuần tự (phần1)

Hoc viên công nghệ BCVT ̣ ̣ Khoa Kỹ Thuât Điên Tử II ̣ ̣ CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ KHÁI NIỆM CHUNG • Mạch tuần tự là mạch logic có tính chất nhớ, có khâu trễ • Trạng thái tiếp theo của mạch phụ thuộc vào giá trị của kích thích ở lối vào và trạng thái hiện tại của mạch • Mạch tuần tự thường hoạt động đồng bộ theo sự điều khiển của tín hiệu nhịp clock Bai giang Kỹ Thuât Số ̀ ̉ ̣
Hoc viên công nghệ BCVT ̣ ̣ Khoa Kỹ Thuât Điên Tử II ̣ ̣ CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ MẠCH CHỐT CỔNG NAND Mạch chốt RS (Basic RS NAND latch) Input Output S R Q Q 0 1 1 0 1 0 0 1 1 1 Không đổi Mạch chốt RS cấu tạo bởi 0 0 Cấm cổng NAND có hồi tiếp chéo. S: SET (đặt) R: Reset (Đặt lại) Bai giang Kỹ Thuât Số ̀ ̉ ̣
Hoc viên công nghệ BCVT ̣ ̣ Khoa Kỹ Thuât Điên Tử II ̣ ̣ CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ Giải thích bảng hoạt động Mạch chốt RS (Basic RS NAND latch) Input Output S R Q Q 0 1 1 0 S = 0, R = 1 Do S = 0 nên Q = 1 bất chấp ngõ còn lại Vậy ngõ ra ổn định sẽ là Q = 1 và Q = 0 Bai giang Kỹ Thuât Số ̀ ̉ ̣
Hoc viên công nghệ BCVT ̣ ̣ Khoa Kỹ Thuât Điên Tử II ̣ ̣ CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ Giải thích bảng hoạt động Basic RS NAND latch Input Output S R Q Q 1 0 0 1 S = 1 và R = 0 Do R = 0 nên Q\ = 1 bất chấp ngõ còn lại Vậy ngõ ra ổn định sẽ là Q = 0 và Q\ = 1 Bai giang Kỹ Thuât Số ̀ ̉ ̣
Hoc viên công nghệ BCVT ̣ ̣ Khoa Kỹ Thuât Điên Tử II ̣ ̣ CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ Giải thích bảng hoạt động Mạch chốt RS (Basic RS NAND latch) Input Output S R Q Q\ 1 1 Không đổi S= 1 R=1 xét đến trạng thái trước đó: Giả sử trước đó Qo = 0, Qo đảo = 1 -> Q = Qo = 0, Q\ = Qo\ = 1 Giả sử trước đó Qo = 1, Qo đảo = 0 -> Q = Qo = 1, Q\ = Qo\ = 0 Vì vậy khi S=1 R=1 trạng thái ra không thay đổi. Bai giang Kỹ Thuât Số ̀ ̉ ̣
Hoc viên công nghệ BCVT ̣ ̣ Khoa Kỹ Thuât Điên Tử II ̣ ̣ CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ Giải thích bảng hoạt động Basic RS NAND latch Input Output S R Q Q\ 0 0 Cấm S=0, R=0 Cả 2 cổng NAND đều có ngõ vào là 0 nên ngõ ra là 1, đây là điều kiện không mong muốn vì đã quy ước Q và Q\ có trạng thái logic ngược nhau. Vì vậy trạng thái này không được sử dụng còn gọi là trạng thái cấm. Bai giang Kỹ Thuât Số ̀ ̉ ̣
Hoc viên công nghệ BCVT ̣ ̣ Khoa Kỹ Thuât Điên Tử II ̣ ̣ CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ MẠCH CHỐT CỔNG NOR Basic RS NOR latch Input Output S R Q Q\ 0 1 0 1 1 0 1 0 1 1 Cấm 0 0 Không đổi Mạch chốt RS cấu tạo bởi cổng NOR có hồi tiếp chéo. Bai giang Kỹ Thuât Số ̀ ̉ ̣
Hoc viên công nghệ BCVT ̣ ̣ Khoa Kỹ Thuât Điên Tử II ̣ ̣ CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ Giải thích bảng hoạt động Basic RS NOR latch Input Output S R Q Q\ 0 1 0 1 1 0 1 0 1 1 Cấm 0 0 Không đổi Nguyên lí hoạt động cũng tương tự chốt 2 cổng NAND, nhưng RS tác động mức cao Bai giang Kỹ Thuât Số ̀ ̉ ̣
Hoc viên công nghệ BCVT ̣ ̣ Khoa Kỹ Thuât Điên Tử II ̣ ̣ CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ Ứng dụng chốt RS làm mạch chống dội Hiện tượng dội do các thiết bị cơ khí gây nên khi đóng ngắt chuyển mạch điện tử. Mạch chốt có thể được dùng để chống dội như sau: Ngõ ra không dao động và chỉ xuống thấp khi công tắc chuyển chổ. Bai giang Kỹ Thuât Số ̀ ̉ ̣
Hoc viên công nghệ BCVT ̣ ̣ ̣ ̣ CHƯƠNG 5: MẠCH LOGIC TUẦN Khoa Kỹ Thuât Điên Tử II Flip-flop RS (Clocked RS NAND latch) TỰ Bảng hoạt động Input Output CK Sn Rn Qn +1 Qn +1 1 0 1 0 1 1 1 0 1 0 1 0 0 Qn +1 = Qn 1 1 1 Cấm S,R ko ảnh 0 X X hưởng trạng thái ra Hai cổng NAND được điều khiển bởi xung clock (đồng hồ), viết tắt CK hay CLK hay CP(clock pulse). n: trạng thái hiện tại Xung Clock: dạng sóng vuông n+1 : trạng thái kế tiếp Bai giang Kỹ Thuât Số ̀ ̉ ̣
Hoc viên công nghệ BCVT ̣ ̣ Khoa Kỹ Thuât Điên Tử II ̣ ̣ CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ Ví dụ: Giản đồ xung 1 2 3 4 5 CK S R Q Giả sử trạng thái CK1: S=0,R=0 nên Q= trạng thái trước =0 ban đầu Q = 0 CK2: S=1,R=0 nên Q = 1; CK3: S=0, R= 1 nên Q = 0; CK4: S=1, R =0 nên Q = 1; CK5: S=0, R =0 nên Q= trạng thái trước =1 Bai giang Kỹ Thuât Số ̀ ̉ ̣
Hoc viên công nghệ BCVT ̣ ̣ Khoa Kỹ Thuât Điên Tử II ̣ ̣ CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ Các dạng xung kích CK Bai giang Kỹ Thuât Số ̀ ̉ ̣
Hoc viên công nghệ BCVT ̣ ̣ Khoa Kỹ Thuât Điên Tử II ̣ ̣ CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ Flip-flop D CK Dn Qn+1 Qn +1 1 0 0 1 1 1 1 0 2 4 CK1: D= 0 nên Q = 0 Giản đồ 3 xung: CK2: D =1 nên Q = 1 1 CK3: D =0 nên Q = 0 CK CK4: D =1 nên Q = 1 D Q Bai giang Kỹ Thuât Số ̀ ̉ ̣
Hoc viên công nghệ BCVT ̣ ̣ Khoa Kỹ Thuât Điên Tử II ̣ ̣ CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ Flip-flop T CK Tn Qn+1 Qn +1 T 1 0 Qn Qn 1 1 Qn Qn 2 4 CK1: T= 1 nên Q =đảo trạng 3 thái trước = 1 1 CK2: T =1 nên Q = đảo TT=0 CK CK3: T=1 nên Q = đảo TT =1 T CK4: T=0 nên Q = TT trước=1 Q Bai giang Kỹ Thuât Số ̀ ̉ ̣
Hoc viên công nghệ BCVT ̣ ̣ Khoa Kỹ Thuât Điên Tử II ̣ ̣ CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ Flip-flop JK CK Jn Kn Qn+1 Qn +1 1 0 0 Qn Qn 1 0 1 0 1 1 1 0 1 0 1 1 1 Qn Qn Bai giang Kỹ Thuât Số ̀ ̉ ̣
Hoc viên công nghệ BCVT ̣ ̣ Khoa Kỹ Thuât Điên Tử II ̣ ̣ CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ Ví dụ: Giản đồ xung 1 2 3 4 5 CK J K Q Giả sử trạng thái CK1: J=0,K=0 nên Q= trạng thái trước =0 ban đầu Q = 0 CK2: J=1,K=0 nên Q = 1; CK3: J=0, K= 1 nên Q = 0; CK4: J=1, K =0 nên Q = đảo TT trước =1; CK5: J=1, K =1 nên Q= trạng thái trước =1 Bai giang Kỹ Thuât Số ̀ ̉ ̣
Hoc viên công nghệ BCVT ̣ ̣ Khoa Kỹ Thuât Điên Tử II ̣ ̣ CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ Tóm tắt bảng hoạt động CK Sn Rn Qn +1 Qn +1 1 0 1 0 1 CK Dn Qn+1 Q\ 1 1 0 1 0 1 0 0 1 1 0 0 Qn +1 = Qn 1 1 1 0 1 1 1 Cấ m CK Jn Kn Qn+1 Q\n+1 1 0 0 Qn Qn\ CK Tn Qn+1 Q\ 1 0 1 0 1 T 1 0 Qn Qn\ 1 1 0 1 0 1 1 Qn\ Qn 1 1 1 Qn\ Qn Bai giang Kỹ Thuât Số ̀ ̉ ̣
Hoc viên công nghệ BCVT ̣ ̣ Khoa Kỹ Thuât Điên Tử II ̣ ̣ CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ Flip-flop RS chính phụ (MS- Master- Slave) Các FF thường được đồng bộ bằng tín hiệu clock Dùng FF kiểu Master-Slave để đảm bảo truyền tin cậy (ổn định ở tần số cao) Master Slave Bai giang Kỹ Thuât Số ̀ ̉ ̣
Hoc viên công nghệ BCVT ̣ ̣ Khoa Kỹ Thuât Điên Tử II ̣ ̣ CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ Flip-flop JK chính phụ (MS- Master- Slave) • Để đảm bảo truyền tín hiệu tin cậy, thường tạo J-K flip flop từ R-S flip flop kiểu Master-Slave • Khi đó J-K flip flop được hoạt kích theo sườn Bai giang Kỹ Thuât Số ̀ ̉ ̣
Hoc viên công nghệ BCVT ̣ ̣ Khoa Kỹ Thuât Điên Tử II ̣ ̣ CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ Chuyển đổi giữa các Flip Flop Bai giang Kỹ Thuât Số ̀ ̉ ̣