Luận văn Thạc sĩ Kỹ thuật: Nghiên cứu và thiết kế bộ chuyển chuyển đổi Ethernet - E1 trên công nghệ FPGA

Chia sẻ: Sơ Dương | Ngày: | Loại File: PDF | Số trang:63

Thêm vào BST

Báo xấu

29
lượt xem 9
download

Download Vui lòng tải xuống để xem tài liệu đầy đủ

Mục tiêu của đề tài "Nghiên cứu và thiết kế bộ chuyển chuyển đổi Ethernet - E1 trên công nghệ FPGA" là thiết kế được một thiết bị biến đổi trung gian để các thiết bị đầu cuối với giao diện IP sử dụng được cơ sở hạ tầng mạng truyền dẫn E1 hiện có. Mời các bạn cùng tham khảo nội dung chi tiết.

Chủ đề:

Bình luận(0) Đăng nhập để gửi bình luận!

Lưu

Nội dung Text: Luận văn Thạc sĩ Kỹ thuật: Nghiên cứu và thiết kế bộ chuyển chuyển đổi Ethernet - E1 trên công nghệ FPGA

B GIÁO DC VÀ ÀO TO TRNG I HC BÁCH KHOA HÀ NI --------------------------------------- TRN C CHÍNH NGHIÊN CU VÀ THIT K B CHUYN I ETHERNET-E1 TRÊN CÔNG NGH FPGA Chuyên ngành : K thut Truyn thông LUN VN THC S K THUT K THUT TRUYN THÔNG NGI HNG DN KHOA HC TS. Phm Thành Công Hà Ni – 2014
MC LC LI CAM OAN .................................................................................................... 3 DANH MC CÁC KÝ HIU, CÁC CH VIT TT ............................................ 4 DANH MC BNG BIU ..................................................................................... 5 DANH MC CÁC HÌNH V,  TH .................................................................. 6 M U ................................................................................................................ 8 Chng 1 TNG QUAN ....................................................................................... 10 1.1 Tng quan v k thut Ethernet – over – PDH (EoPDH) ........................ 10 1.1.1 Cu trúc khung Ethernet ......................................................................... 10 1.1.2 Cu trúc khung E1 .................................................................................. 12 1.1.3 Cu trúc khung GFP ............................................................................... 15 1.1.4 K thut Frame encapsulation ................................................................ 16 1.1.5 K thut Mapping .................................................................................. 18 1.2 Lí do la chn công ngh FPGA .................................................................. 19 Chng 2 THIT K B CHUYN I ETHERNET – E1 TRÊN CÔNG NGH FPGA ........................................................................................................ 21 2.1 Thit k b chuyn i Ethernet – E1 trên FPGA ......................................... 21 2.2 Khi thu phát Ethernet (PHY Ethernet) ........................................................ 22 2.3 Khi kh i t!o (Initmodule) ........................................................................... 23 2.4. Khi Txmodule ........................................................................................... 25 2.4.1. Khi nl_frame ....................................................................................... 25 2.4.3. Khi Write Control Signals genetator ................................................... 30 2.4.4. Khi GFP Header và Ethernet Signals mapper ...................................... 34 2.4.5. Khi Read Control Signals genetator ..................................................... 37 2.4.6. Khi E1_frame ...................................................................................... 39 2.5. Khi giao tip lu"ng E1 (LIU) ..................................................................... 41 2.6. Khi Rxmodule ........................................................................................... 41 1
2.6.1. Khôi ph#c d$ liu và %nh th&i .............................................................. 41 2.6.2.Khi E1_deframe ................................................................................... 45 2.6.3.Khi Gfp_deframe ................................................................................. 47 2.6.4.Khi "ng b khung GFP ....................................................................... 48 2.6.5.Khi t!o tín hiu iu khin ghi RAM .................................................... 49 2.6.6.Khi t!o tín hiu iu khin c RAM và óng khung Ethernet ............. 49 2.6.7.Khi chuyn i d$ liu 8 bít thành chu'n MII ...................................... 51 2.7. Kt qu( mô ph)ng h thng ......................................................................... 52 Chng 3 KT QU VÀ ÁNH GIÁ .................................................................. 54 3.1 S " khi và thit k ph*n c+ng .................................................................. 54 3.1.1 S " khi .............................................................................................. 54 3.1.2 S " nguyên lý ..................................................................................... 55 3.2 Kt qu( th, nghim trên m!ch hoàn ch-nh .................................................... 60 3.2.1 Mô hình th, nghim thc t ................................................................... 60 3.2.2 Kt lun và kin ngh% ............................................................................. 60 TÀI LIU THAM KHO ..................................................................................... 62 2
LI CAM OAN Tôi cam oan ây là công trình nghiên c+u c.a riêng tôi. Các s liu và kt qu( nêu trong lun v/n là trung thc và cha t0ng 1c ai công b trong bt k2 công trình nào khác. TÁC GI LU3N V4N Tr*n +c Chính 3
DANH MC CÁC KÝ HIU, CÁC CH VIT TT STT Vit tt Ting Anh Ting Vit 1 CAS Channel Associated Báo hiu kênh riêng Signalling 2 CRC Cyclic Redundancy Check Kim tra d vòng 3 DCO Digital Control Oscillator B iu khin dao ng s 4 DHCP Dynamic Host Giao th+c cu hình ng máy ch. Configuration Protocol 5 EoPDH Ethernet over PDH Truyn ethernet trên nn h! t*ng PDH 6 HDLC High-Level Data Link iu khin liên kt d$ liu m+c cao Control 7 MAC Media Access Control iu khin truy nhp 8 MII Media Independent Chu'n giao din giao tip d$ liu IP Interface m+c vt lý 9 MLT-3 Multi-Level Transmit 3 Mã truyn d$ liu a m+c (Mt lo!i mã &ng dây) 10 NRZ Non Return to Zero Mã &ng dây mà m+c tín hiu không quay tr l!i m+c 0 11 NRZI Non Return to Zero Mt lo!i mã &ng dây ((o c.a mã Inverted NRZ) 12 GFP Generic Framing Procedure Thut toán óng khung chung 13 PDH Plesiochronous Digital K thut phân cp s c n " ng b Hierarchy 14 SDH Synchronous Digital K thut phân cp s "ng b Hierarchy 4
DANH MC BNG BIU B(ng 2.1 Mô t( giao din khi InitModule ............................................................ 23 B(ng 2.2 Tham s th&i gian tín hiu reset cho khi PHY Ethernet ......................... 24 B(ng 2.3. Mô t( giao din khi nl_frame ............................................................... 25 5
DANH MC CÁC HÌNH V,  TH Hình 1.1 Cu trúc khung d$ liu Ethernet .............................................................. 10 Hình 1.2 Cu trúc khung d$ liu c.a lu"ng E1 ...................................................... 12 Hình 1.3 Cu trúc a khung c.a lu"ng E1 .............................................................. 13 Hình 1.4 Các bit ch+c n/ng CRC c.a lu"ng E1 ..................................................... 14 Hình 1.5 Cu trúc khung GFP ................................................................................ 15 Hình 1.6 So sánh khung d$ liu HDLC và GFP ..................................................... 17 Hình 1.7 Quá trình mapping d$ liu t 0 khung GPF vào khung E1 ......................... 18 Hình 2.1 S " khi thit k b chuyn i E1-Ethernet ........................................ 21 Hình 2.2 Gi(n " th&i gian tín hiu thu phát vt lý Ethernet .................................. 22 Hình 2.3 Khi kh i t!o iu kin ban *u ............................................................. 23 Hình 2.4 Gi(n " th&i gian tín hiu reset cho khi PHY Ethernet .......................... 24 Hình 2.5 Khi phân tích khung Ethernet ................................................................ 25 Hình 2.6 Kt qu( mô ph)ng thc hin khi nl_frame ............................................. 28 Hình 2.7 S " thit k khi ghép kênh GFP ......................................................... 29 Hình 2.8 Lu " thut toán t!o tín hiu iu khin ghi RAM ................................. 31 Hình 2.9 Mô ph)ng thc hin thut toán t !o tín hiu iu khin ghi RAM ............ 33 Hình 2.10 Cu trúc d$ li u khung GFP ................................................................. 34 Hình 2.11 Lu " thut toán thc hin ghép kênh GFP ......................................... 35 Hình 2.12 Mô ph) ng thc hin thut toán GFP ...................................................... 36 Hình 2.13 Thut toán t!o tín hiu iu khin c RAM ......................................... 38 Hình 2.14 Mô ph) ng các tín hiu  iu khin c Ram ........................................... 38 Hình 2.15 S " khi ghép kênh E1_frame........................................................... 39 Hình 2.16 Mô ph) ng thc hin t!o xung %nh th&i cho khi E1_frame .................. 39 Hình 2.17 Mô ph) ng thc hin ghép kênh E1_frame ............................................. 40 Hình 2.18 Mô ph) ng d$ liu E1 chuyn thành chu5i bít ni tip tc  E1 ............ 41 Hình 2.19 Quá trình khôi ph#c d$ liu và %nh th&i ............................................... 42 Hình 2.20 Tín hiu ã 1c khôi ph#c không có nhi6u. ......................................... 42 6
Hình 2.21 Tín hiu ã 1c khôi ph #c có nhi6u. ................................................... 43 Hình 2.22 *u ra b lc trung bình c.a tín hiu không có nhi6u ............................ 43 Hình 2.23 *u ra b lc trung bình c.a tín hiu có nhi6u ...................................... 43 Hình 2.24 Khôi ph#c %nh th&i DPLL .................................................................... 44 Hình 2.25 S " nguyên lý làm vic b tách sóng pha ........................................... 45 Hình 2.26 Mô ph) ng khi khôi ph#c %nh th&i ...................................................... 45 Hình 2.27 S " thit k khi E1_deframe ............................................................ 45 Hình 2.28 Thut toán thc hin "ng b khung E1 ............................................... 46 Hình 2.29 S " thit k khi GFP_deframe.......................................................... 47 Hình 2.30 Mô ph) ng thc hin "ng b GFP_Deframe ......................................... 48 Hình 2.31 Mô ph)ng t!o tín hiu iu khin ghi RAM ......................................... 49 Hình 2.32 Lu " thut toán iu khi n tín hiu c Ram và ghép khung Ethernet .............................................................................................................................. 49 Hình 2.33 Mô ph) ng t!o tín hiu c Ram và óng khung Ethernet ...................... 51 Hình 2.34 Mô ph) ng thc hin chuyn  i 8 bít thành nible 4 bit .......................... 52 Hình 2.35 Mô ph) ng *u vào và *u ra c.a h thng E1_Ethernet ........................ 53 Hình 3.1 S " khi b chuy n i Ethernet-E1 .................................................... 54 Hình 3.2 S " nguyên lý tng quát ....................................................................... 55 Hình 3.3 S " nguyên lý m!ch giao tip lu"ng E1 ............................................... 55 Hình 3.4 S " nguyên lý m!ch FPGA .................................................................. 56 Hình 3.5 S " nguyên lý m!ch thu phát Ethernet ................................................. 57 Hình 3.6 S " nguyên lý m!ch ngu"n .................................................................. 58 Hình 3.7 M! ch in PCB .......................................................................................... 58 Hình 3.8 M! ch l7 p ráp hoàn ch-nh ......................................................................... 59 Hình 3.9 Mô hình th, nghim thc t .................................................................... 60 7
M U Trong bi c(nh nhu c*u và s phát trin công ngh thông tin m!nh m8 nh hin nay, h thng m!ng truyn d9n óng vai trò cc k2 quan trng và là xng sng c.a bt k2 h thng thông tin nào. H thng m!ng l:i truyn d9n v:i ch+c n/ng truyn t(i d$ liu ngày càng ph(i áp +ng 1c các yêu c*u nh dung l1ng l:n, tính th&i gian thc c.a các d%ch v# tho!i, video…c.a các h thng +ng d#ng truyn thông và công ngh thông tin.   áp +ng 1c nhu c*u s, d#ng d%ch v# ngày càng cao, các công ngh truyn d9n c;ng phát trin không ng 0ng và a d!ng. Hin nay c s h! t*ng m!ng truyn d9n c.a n:c ta ch. yu v9n da trên nn m!ng truyn d9n s, d#ng công ngh PDH và SDH; các thit b% cung cp d%ch v# truyn thng nh tng ài, vi ba lu"ng …kt ni v:i m!ng truyn d9n theo chu'n E1. Tuy nhiên, các thit b % cung cp d%ch v# hin !i nh truyn hình, voice IP … ngày nay u 1c thit k theo chu'n IP và không th kt ni trc tip v:i h thng truyn d9n theo chu'n E1. Nh vy, nhu c*u c*n ph(i chuyn i t0 giao din Ethernet sang giao din E1  các thit b % *u cu i IP s, d#ng 1c nn t(ng m!ng truyn d9n hin nay là cc k2 c*n thit. Do ó tôi chn  tài “Nghiên cu và thit k b chuyn i Ethernet - E1 trên công ngh FPGA” v:i m#c ích thit k 1c mt thit b% bin i trung gian  các thit b% *u cui v:i giao din IP s, d#ng 1c c  s h! t*ng m!ng truyn d9n chu'n E1 hi n có. Bên c!nh ó, ây c;ng là c hi cho b(n thân tôi, là ng&i làm công tác nghiên c+u trong mt c s nghiên c+u trong n:c, có th làm ch. và áp d#ng công ngh hi n !i vào thit k và s(n xut thit b% vi6n thông. Lun v/n 1c chia làm 3 ch ng: Chng 1 Tng quan Trình bày tng quan, ng7n gn v k thut Ethernet – over – PDH và các vn  liên quan. Chng 2 Thit k b chuyn i Ethernet-E1 trên công ngh FPGA 8
Trong chng này, tr:c ht phân tích và a ra các tiêu chí  la chn nn t(ng ph*n c+ng FPGA cho thit k. K n, trên c s lý thuyt chng 1, xây dng s " khi chi ti t, lp trình và mô ph)ng các khi ch+c n/ng trên FPGA, k thut x, lý s, lu " thut toán c;ng nh  kt qu( mô ph)ng trên các công c# thit k. Chng 3 Kt qu và ánh giá Trình bày c# th s  " khi, s " nguyên lý, s " m!ch in c.a thit k hoàn ch-nh. So sánh kt qu ( mô ph)ng và kt qu( thc nghim c.a thit b%. ánh giá kt qu( nghiên c+u, tính +ng d#ng kh( thi c.a  tài. 9
Chưng 1. TNG QUAN 1.1 Tng quan v k thut Ethernet – over – PDH (EoPDH) Ethernet – over – PDH (EoPDH) là tp h1p c.a nh$ng k thut và chu'n cho phép chúng ta truyn các khung d$ liu Ethernet trên nn h! t*ng truyn d9n PDH. iu này cho phép m rng kh( n/ng cung cp d%ch v# c.a m!ng truyn d9n, các thit b% truyn d9n PDH ho
1.1.1.1 Trưng Preamble Tr&ng Preamble g"m có 8 byte xen k8 các bít ‘0’ và bít ‘1’, m#c ích c.a tr&ng này là thông báo khung và cho phép các máy thu trên m!ng "ng b v:i khung ang n. Trong cu trúc khung theo chu'n IEEE 802.3 thì còn có thêm tr&ng SOF (Start of Frame) là byte cui trong 8 byte preamble kt thúc b=ng 2 bit ‘1’ liên tip  xác %nh *u khung. 1.1.1.2 Trưng Desstiation and Source Address Tr&ng này ch+a %a ch- MAC c.a máy nhn và %a ch- MAC c.a máy g,i, m5i %a ch- MAC này g"m 6 byte. %a ch- c.a máy g,i là duy nht còn %a ch- c.a máy nhn có th là mt (unicast), nhiu (multicast), ho
1.1.2 Cu trúc khung E1 Trong truyn d9n PDH, cu trúc khung E1 v:i tc  2.048 Mbps theo chu'n G.704 c.a ITU-T 1c %nh ngh>a nh sau: Mt khung có th&i gian 125µs 1c chia thành 32 khe th&i gian b=ng nhau và ánh s th+ t t0 TS0 n TS31; m5i khe th&i gian TS dài 3.9 µs g"m mt t0 mã 8 bit. M5i khung g"m có 256 bit và chu k2 l
Hình 1.3 Cu trúc a khung c.a lu"ng E1 Các khe TS0 +ng *u các khung ch?n g"m bit Si 1c s, d#ng cho quc t (nu không dùng thì 1c 
F15 dùng  truyn báo hiu. Báo hiu c.a m5i kênh tho!i 1c mã hóa thành 4 bit a, b, c, d và ghép vào n,a khe th&i gian TS16; n,a bên trái (trng s cao) truyn báo hiu c.a các kênh tho!i t0 1 n 15, n,a bên ph(i (trng s thp) s8 truyn báo hiu c.a các kênh tho!i t0 16 n 30. Nh vy ph(i có 16 khe th&i gian TS16 trong mt a khung v0a .  truyn báo hiu cho 30 kênh tho!i và "ng b a khung. Phng th+c truyn báo hiu trên 1c gi là báo hiu kênh kt h1p CAS (Channel Associated Signalling). Trong tr&ng h1p lu"ng E1 dùng  truyn s liu, thì bit Si trong khe th&i gian TS0 là bit kim tra d vòng CRC. Hình 1.4 Các bit ch+c n/ng CRC c.a lu"ng E1 14
Trong hình 1.4 mô t( ch+c n/ng các bit c.a khe th&i gian TS0 trong m5i a khung g"m 16 khung. Có th coi nh a khung 16 khung g"m 2 a khung con, a khung con th+ nht g"m khung 0 n khung 7; a khung con th+ hai g"m khung 8 n khung 15. Bit th+ nht trong các khung ch?n c.a m5i a khung con là các bit kim tra d chu trình C1, C2, C3, C4 (CRC-4) . Bit th+ nht trong các khung l@ c.a m5i a khung con t!o thành t0 mã "ng b a khung CRC-4 , bit th+ nht trong khung 13 ch- th% l5i bit c.a CRC-4 c.a a khung con th+ nht, bit th+ nht trong khung 15 ch- th% l5i bit c.a CRC-4 c.a a khung con th+ hai. 1.1.3 Cấu trúc khung GFP GFP 1c %nh ngh>a trong chu'n G.7041 c.a ITU.T s, d#ng HEC (Header with Error Control) 1c minh ha nh hình v8 d:i ây. Hình 1.5 Cu trúc khung GFP 15
1.1.3 .1 Trưng GFP Core Header Tr&ng GFP Core Header có ch+c n/ng qu(n lý liên kt d$ liu gi$a các khung GFP v:i l:p phía trên. Tr&ng GFP Core Header có chiu dài 4 byte và ch+a 2 tr&ng là Payload Length Indicator (PLI) và Core HEC (cHEC). • Trng Payload Length Indicator (PLI): có  dài 2 byte, dùng  ch- kích th:c tính theo byte c.a d$ liu GFP payload. Tr&ng này c;ng cho chúng ta bit 1c th&i im b7t *u c.a khung GFP tip theo trong chu5i d$ liu n (vì %a ch- cui cùng c.a vùng d$ liu thì c;ng là %a ch- c.a khung d$ liu tip theo). • Trng Core HEC (cHEC): có  dài 2 byte, ch+a các bit kim tra d vòng (Cyclic Redundancy Check) CRC-16 v:i ch+c n/ng b(o v, gi$ nguyên tr!ng c.a Core Header. Các tr&ng cHEC liên tip dùng  kim tra d vòng theo chu'n CRC-16. CRC-16 có th phát hin mt hay nhiu bit l5i. CRC-16 phát hin mt l5i và s,a l5i 1c dùng nhiu trong các liên kt có t- l l5i bit cao. 1.1.3 .2 Trưng GFP Payload ây là ph*n còn l!i c.a khung GFP sau tr&ng GFP Core Header. Tr&ng này có  dài có th dao ng trong kho(ng t0 0 n 65 535 octet. Tr&ng này l!i bao g"m 3 tr&ng con là: Payload header, Payload information và Payload FCS. 1.1.4 K thut Frame encapsulation Là mt k thut ó các khung Ethernet 1c ghép trong mt khung d$ liu khác  truyn d9n trên m!ng PDH. Nguyên t7c c b(n c.a k thut này là phát hin byte *u tiên và byte cui cùng c.a khung Ethernet, sau ó thc hin ánh x! các khung Ethernet r&i r!c thành chu5i d$ liu liên t#c, ngoài ra Encapsulation c;ng thc hin vic phát hin l5i b=ng vic thêm chu5i kim tra khung (FCS) vào m5i khung. Mt s chu'n Encapsulation th&ng 1c s, d#ng trong EoPDH là : High – Level data link control (HDLC), Link Access Proceduce for SDH (LAPS/X.86), và 16
Generic Framing Procedure (GFP). M
Stop xut hin trong tr&ng d$ liu và các c& ó c*n 1c thay th b=ng mt chu5i d$ liu khác d9n t:i vic b/ng thông d$ liu s8 b% t/ng lên. i v:i k thut óng khung GFP, vic s, d#ng khung phân %nh HEC cho phép GFP không ph(i thay th c& trong tr&ng d$ liu, 
D$ liu Encasulated Ethernet s8 1c xáo trn tr:c khi 1c ghép lên khung E1. 1.2 Lí do l!a ch"n công ngh FPGA Trong nh$ng n/m qua, các công ngh m:i nh FPGA, DSP, ARM phát trin không ng0ng và rt nhanh chóng 1c +ng d#ng vào thc t; m5i lo!i u có nh$ng u và nh1c im riêng so v:i các lo!i khác nh kh( n/ng tái cu hình, tc  x, lý, công sut tiêu th# hay các b x, lý toán hc ph+c t!p. Ưu im c.a FPGA là kh( n/ng linh ho!t trong thay i cu hình, can thip sâu vào l:p vt lý và v1t tri hn c( là kh( n/ng x, lý song song. V:i u im v1t tri này, v:i cùng mt bài toán x, lý thì ch- c*n mt IC có tc  xung nh%p thp c;ng có th x, lý các bài toán ph+c t!p trong khi các dòng DSP, ARM c*n có tc  làm vic cao hn nhiu l*n. M