Mạch phát hiện mất khóa cải tiến cho mạch CDR dải rộng trên công nghệ CMOS 28nm

Chia sẻ: Phó Cửu Vân | Ngày: | Loại File: PDF | Số trang:4

Thêm vào BST

Báo xấu

7
lượt xem 1
download

Download Vui lòng tải xuống để xem tài liệu đầy đủ

Bài báo "Mạch phát hiện mất khóa cải tiến cho mạch CDR dải rộng trên công nghệ CMOS 28nm" đề xuất mạch LoLD sẽ kiểm tra mối quan hệ giữa tốc độ dữ liệu đầu vào mới và tần số của mạch dao động điều khiển bằng điện áp (Voltage-Controlled Oscillator: VCO) để quyết định trạng thái làm việc tiếp theo cho mạch FD mà không reset ngay mạch FD về trạng thái ban đầu. Mạch LoLD đề xuất cho mạch CDR dải rộng được thiết kế trên công nghệ CMOS 28 nm. Mời các bạn cùng tham khảo!

Chủ đề:

Bình luận(0) Đăng nhập để gửi bình luận!

Lưu

Nội dung Text: Mạch phát hiện mất khóa cải tiến cho mạch CDR dải rộng trên công nghệ CMOS 28nm

Hội nghị Quốc gia lần thứ 26 về Điện tử, Truyền thông và Công nghệ Thông tin (REV-ECIT2023) Mạch Phát Hiện Mất Khóa Cải Tiến Cho Mạch CDR Dải Rộng Trên Công Nghệ CMOS 28nm Nguyễn Thế Quang1, Mai Thanh Hải1, Lê Thị Luận2 và Nguyễn Hữu Thọ1 1 Khoa Vô Tuyến Điện Tử, Học Viện Kỹ Thuật Quân Sự, 2Viện Điện tử, Viện Khoa học và Công nghệ Quân sự 1 236 Hoàng Quốc Việt, Bắc Từ Liêm, Hà Nội, 217 Hoàng Sâm, Cầu Giấy, Hà Nội Email: quangnt@mta.edu.vn, haimt68@yahoo.com.vn, leluan2010@gmail.com, tho.nh@mta.edu.vn Abstract— Trong các mạch khôi phục dữ liệu và xung đồng hồ độ dữ liệu đầu vào liên tục. Tuy nhiên, các mạch FD này luôn (Clock and Data Recovery: CDR) dải rộng thì mạch phát hiện luôn bắt đầu từ tần số cực tiểu [5 - 7], hoặc tần số cực đại [8, trạng thái mất khóa (Loss of Lock Detector: LoLD) đóng một vai 9], hoặc tần số trung tâm [10] của mạch VCO. Điều này làm trò quan trọng, quyết định khả năng làm việc với tốc độ dữ liệu tăng thời gian bám tần số. Để giải quyết vấn đề này, mạch FD đầu vào thay đổi liên tục của mạch CDR. Tuy nhiên, các mạch LoLD thông thường luôn reset mạch phát hiện tần số (Frequency trong [11] chia nhỏ dải tần làm việc của VCO để giảm khoảng Detector: FD) về trạng thái ban đầu cho xử lý bám tần số tiếp bám tần số trong mỗi chu trình làm việc. Tuy nhiên mạch FD theo khi tốc độ dữ liệu đầu vào thay đổi. Điều này làm tăng thời trong [11] vẫn reset tần số VCO về tần số cực đại của mỗi dải gian bám tần số đối với các mạch CDR tốc độ dữ liệu liên tục. Để khi bắt đầu quá trình bám tần số mới, dẫn đến thời gian bám giải quyết vấn đề này, bài báo đề xuất mạch LoLD sẽ kiểm tra tần số tăng lên khi tốc độ dữ liệu đầu vào thay đổi. mối quan hệ giữa tốc độ dữ liệu đầu vào mới và tần số của mạch Bài báo này đề xuất mạch LoLD cải tiến trong mạch CDR dao động điều khiển bằng điện áp (Voltage-Controlled Oscillator: dải rộng để giảm thời gian bám tần số khi tốc độ dữ liệu đầu VCO) để quyết định trạng thái làm việc tiếp theo cho mạch FD vào thay đổi. Điều này đạt được bằng cách không reset ngay tần mà không reset ngay mạch FD về trạng thái ban đầu. Mạch LoLD số của VCO về giá trị cực đại hoặc cực tiểu của nó mà mạch đề xuất cho mạch CDR dải rộng được thiết kế trên công nghệ CMOS 28 nm. Kết quả mô phỏng thể hiện rằng mạch CDR dải LoLD sẽ kiểm tra mối quan hệ giữa tốc độ dữ liệu đầu vào mới rộng với mạch LoLD đề xuất đáp ứng tốt với tốc độ dữ liệu đầu và tần số của VCO hiện tại để quyết định trạng thái làm việc vào thay đổi và mạch CDR giảm 341,6 ns thời gian bám tần số. tiếp theo của VCO cho quá trình bám tần số. Phần còn lại của bài báo được tổ chức như sau, trong phần II, bài báo sẽ trình Keywords- Khôi phục dữ liệu và xung đồng hồ, phát hiện tần số, bày về kiến trúc thực hiện mạch và thuật toán của mạch LoLD phát hiện mất khóa, dải rộng, tốc độ dữ liệu liên tục. đề xuất. Mạch VCO dải rộng sẽ được trình bày trong Phần III. Phần IV cung cấp các kết quả mô phỏng mạch và cuối cùng là I. GIỚI THIỆU kết luận trong Phần V. Trong các hệ thống thông tin hiện đại, mạch khôi phục dữ II. MẠCH LOLD ĐỀ XUẤT liệu và xung đồng hồ (Clock and Data Recovery: CDR) đóng một vai trò quan trọng tại máy thu để trích ra dữ liệu và xung Trong nghiên cứu [11, 12], để giảm thời gian bám tần số và đồng hồ từ tín hiệu thu. Mạch CDR sử dụng xung đồng hồ cải thiện chất lượng jitter của xung đồng hồ khôi phục, mạch tham chiếu bên ngoài hoạt động với tốc độ dữ liệu đã xác định VCO dải rộng được chia thành 3 dải. Khi tốc độ dữ liệu đầu trước. Vì vậy kiểu CDR này không thỏa mãn cho nhiều ứng vào thay đổi, mạch LoLD sẽ phát hiện trạng thái mất khóa dựa dụng khác nhau. Mạch CDR không sử dụng tần số tham chiếu trên việc đếm số lượng xung UP và DN tạo ra từ mạch phát bên ngoài trích trực tiếp xung đồng hồ từ chuỗi dữ liệu đầu vào hiện tần số tinh. Nếu số lượng xung UP và DN lớn hơn một giá nên cho phép hoạt động với một dải rộng của tốc độ dữ liệu trị thiết lập trước thì mạch LoLD sẽ tạo ra tín hiệu mất khóa đầu vào và được sử dụng trong nhiều ứng dụng khác nhau. Các LLD để reset mạch CDR về trạng thái ban đầu. Tần số của mạch CDR đề xuất trong [1 - 4] đạt được một khoảng rộng của mạch VCO sẽ được reset về tần số cực đại hoặc cực tiểu của tốc độ dữ liệu đầu vào, (1 ÷ 16) Gb/s trong [1], (0,2 ÷ 3,2) Gb/s mỗi dải cho xử lý bám tần số tiếp theo. Tuy nhiên, trong trong [2], (8 ÷ 26) Gb/s trong [3] và (10,3 ÷ 16,8) Gb/s trong [4]. Các mạch phát hiện tần số (Frequency Detector: FD) cho trường hợp VCO đang làm việc ở dải 3 mà tốc độ của dữ liệu mạch CDR này có khả năng phát hiện bất kỳ tốc độ dữ liệu đầu đầu vào mới nhanh hơn xung đồng hồ hoặc khi VCO đang làm vào nào miễn là tốc độ dữ liệu đó nằm trong dải tần làm việc việc ở dải 1 mà tốc độ của dữ liệu đầu vào mới chậm hơn xung của mạch dao động điều khiển bằng điện áp (Voltage- đồng hồ thì việc reset tần số của mạch VCO về giá trị cực đại Controlled Oscillator: VCO). Nhưng các đề xuất này không hoặc cực tiểu là không cần thiết, dẫn đến thời gian bám tần số đáp ứng được với tốc độ dữ liệu đầu vào thay đổi liên tục. Tức của mạch FD chưa tối ưu. Vì vậy, bài báo đề xuất giải pháp là là, các mạch CDR này không có khả năng reset mạch FD sau khi tốc độ của dữ liệu đầu vào thay đổi mà mạch VCO đang khi đã đạt được trạng thái khóa để bám theo tốc độ của dữ liệu hoạt động ở dải 3 thực hiện bám tăng tần số hoặc đang hoạt đầu vào mới. Điều này là do các mạch CDR này không có động ở dải 1 thực hiện bám giảm tần số thì mạch LoLD sẽ mạch phát hiện trạng thái mất khóa (Loss of Lock Detector: không reset lại toàn bộ mạch. Tức là mạch FBS không làm LoLD) trong mạch FD. Để vượt qua vấn đề này, các mạch FD dải rộng trong [5 - 10] thêm mạch LoLD để làm việc với tốc việc, mạch LoLD sẽ không reset tần số của mạch VCO đến ISBN 978-604-80-8932-0 455
Hội nghị Quốc gia lần thứ 26 về Điện tử, Truyền thông và Công nghệ Thông tin (REV-ECIT2023) cực tiểu trong dải 3 hoặc cực đại trong dải 1 mà mạch FD sẽ trong ba trường hợp: mạch VCO đang làm việc ở dải 2, mạch tiếp tục quá trình bám tăng tần số trong dải 3 hoặc bám giảm VCO đang làm việc ở dải 1 và có tín hiệu UPC, mạch VCO tần số trong dải 1. Sơ đồ khối của mạch LoLD đề xuất được đang làm việc ở dải 3 và không có tín hiệu UPC. Với các thể hiện như trên Hình 1. trường hợp còn lại, VCO đang làm việc ở dải 1 và không có tín hiệu UPC, VCO đang làm việc ở dải 3 và có tín hiệu UPC thì E mạch LoLD sẽ không reset mạch FBS mà mạch FD tiếp tục xử E1 Chia CK1 Bộ đếm CK CK lý bám giảm tần số trong dải 1 và bám tăng tần số trong dải 3. CK1 CK 7-bit 4 R B7 RS RS BẮT ĐẦU E Bộ đếm 5-bit B4 UP CK B5 LOCK-FD R E1 RS UP1 LOCK Sai LOCK-FD = 1 VDD E Bộ đếm D CK 5-bit B4 Đúng D-FF DN CK B5 R2 R R RS Thiết lập một cửa sổ thời gian Q LLD bằng 512 TCK LLD E R1 Bộ đếm Reset bộ đếm 4-bit (N1 = 0, N2 = 0) CK1 CK CLA R2 R R2 D Đếm số lượng xung UP (N1) R-FD D-FF Q Đếm số lượng xung DN (N2) UPC CK R D1 R1 UP1 D LLD R-FBS Sai N1 = 32? D-FF Q hoặc N2 = 32? D0 UPC CK R Đúng D1 Thiết lập LLD = 1 Hình 1. Sơ đồ khối của mạch LoLD đề xuất với độ rộng xung 16TCK Mạch LoLD đề xuất bao gồm mạch chia 4, mạch đếm 7 bit, mạch đếm 4 bit, hai bộ đếm 5 bit, hai D-FF reset mức cao, một D-FF reset mức thấp, hai cổng NOT, năm cổng AND và bốn Dải 1 VCO đang làm việc trong Dải 3 cổng OR. Tín hiệu LOCK-FD là đầu ra của mạch phát hiện dải tần số? khóa, mạch LoLD chỉ bắt đầu làm việc khi mạch FD đã đạt Dải 2 Có UPC? được trạng thái khóa tần số. Tín hiệu UPC đến từ mạch phát Có UPC? hiện tần số thô [11], xuất hiện khi tốc độ của dữ liệu đầu vào Không nhanh hơn xung đồng hồ. Các tín hiệu UP, DN là đầu ra của Có Thực hiện reset mạch mạch phát hiện tần số tinh [11], số lượng xung UP và DN tỷ lệ thuận với sai lệch tần số. Trong khi D0 và D1 là các bit điều Không Không thực hiện Có khiển lựa chọn dải tần số cho VCO, được tạo ra từ mạch lựa reset mạch chọn dải tần số (Frequency Band Selector: FBS), D0 = 0, D1 = 0 thì VCO làm việc trong dải 1, D0 = 1, D1 = 0 thì VCO làm Hình 2. Lưu đồ thuật toán của mạch LoLD đề xuất việc trong dải 2 và D0 = 0, D1 = 1 thì VCO làm việc trong dải Tổng kết các trường hợp hoạt động của mạch LoLD được 3. Các tín hiệu đầu ra R-FD và R-FBS được tạo ra để reset thể hiện như trên Bảng 1. Như vậy, với giải pháp đề xuất, mạch FD và mạch FBS. mạch CDR sẽ giảm được thời gian bám tần số khi tốc độ của Hình 2 thể hiện lưu đồ thuật toán của mạch LoLD đề xuất. dữ liệu đầu vào thay đổi trong hai trường hợp: tốc độ dữ liệu Mạch LoLD bắt đầu làm việc khi mạch phát hiện trạng thái đầu vào mới nhanh hơn xung đồng hồ hiện tại trong dải 3 và khóa đã tạo ra tín hiệu khóa LOCK-FD. Khi đó một khoảng tốc độ dữ liệu đầu vào mới chậm hơn xung đồng hồ hiện tại thời gian bằng 512 được tạo ra để đếm số lượng xung UP trong dải 1. và DN được tạo ra từ mạch phát hiện tần số tinh. Các bộ đếm Bảng 1. Các trường hợp của mạch LoLD 5-bits có giá trị N1 và N2 tương ứng với số lượng xung UP và D1 D0 Xung ? LLD R-FD R-FSB DN đếm được. Nếu giá trị của N1 hoặc N2 vượt quá 32 trong khoảng thời gian này, mạch LoLD sẽ tạo ra tín hiệu mất khóa Có 1 1 1 Dải 1 0 0 Không 1 1 0 LLD có độ rộng xung bằng 16 để chỉ cho biết trạng thái Dải 2 0 1 1 1 1 mất khoá của mạch CDR và thực hiện kiểm tra dải tần số đang Có 1 0 0 hoạt động của mạch VCO hiện tại để quyết định trạng thái làm Dải 3 1 0 việc tiếp theo của mạch CDR. Mạch LoLD sẽ reset lại mạch Không 1 1 1 FBS để bắt đầu quá trình bám theo tốc độ dữ liệu đầu vào mới ISBN 978-604-80-8932-0 456
Hội nghị Quốc gia lần thứ 26 về Điện tử, Truyền thông và Công nghệ Thông tin (REV-ECIT2023) III. MẠCH VCO DẢI RỘNG IV. KẾT QUẢ MÔ PHỎNG Như đã trình bày ở trên, mạch LoLD đề xuất liên quan chặt Để kiểm chứng hiệu quả của mạch LoLD đề xuất, mạch chẽ tới mạch VCO dải rộng nên trong phần này bài báo sẽ trình CDR kiến trúc vòng đôi (một vòng bám pha và một vòng bám bày về kiến trúc và kết quả thực hiện mạch VCO dải rộng. Hai tần số) [11, 12] bao gồm mạch LoLD đề xuất và mạch VCO kiến trúc thực hiện mạch VCO phổ biến là vòng và LC. Trong dải rộng được thiết kế trên công nghệ CMOS 28 nm. đó kiến trúc LC đạt được tần số cao, chất lượng tạp âm pha tốt Hình 5 và Hình 6 thể hiện kết quả mô phỏng hoạt động của nhưng có dải tần số điều chỉnh hẹp và diện tích chiếm lớn. mạch CDR với mạch LoLD thông thường và với mạch LoLD Kiến trúc vòng ngược lại có khoảng tần số làm việc rộng, diện cải tiến khi VCO làm việc ở dải 1. Tốc độ của dữ liệu đầu vào tích chiếm nhỏ nhưng có chất lượng tạp âm pha kém hơn và cho bám tần số lần 1 và lần 2 là 4 Gb/s và 3 Gb/s. Đối với lần tần số làm việc thấp hơn. Dựa trên phân tích ưu điểm và hạn bám tần số đầu tiên, hoạt động của mạch CDR cho cả hai chế của hai kiến trúc VCO này mà kiến trúc VCO vòng được trường hợp là giống nhau. Trước tiên, mạch FBS sẽ làm việc lựa chọn cho các mạch CDR dải rộng. Từ đó, bài báo đi vào để lựa chọn chính xác dải tần số làm việc của VCO tương ứng thiết kế mạch VCO kiểu vòng, vi sai, bốn tầng với sơ đồ mạch với tốc độ 4 Gb/s của dữ liệu đầu vào. Sau đó, quá trình bám một tầng như được thể hiện trên Hình 3 [11]. tần số sẽ bắt đầu từ tần số cực đại dải 1 của VCO. Tuy nhiên, sau khi mạch CDR đạt được trạng thái khóa và tốc độ của dữ liệu đầu vào thay đổi thành 3 Gb/s thì hoạt động của mạch VHP CDR trong hai trường hợp có sự khác biệt. Mạch CDR với D00 mạch LoLD thông thường khi có tín hiệu LLD sẽ reset mạch FBS để mạch FBS lựa chọn lại dải tần số làm việc của VCO và quá trình bám tần số lại bắt đầu từ tần số cực đại của dải 1. Mạch CDR đạt được trạng thái khóa tần số lần thứ hai sau IN OUTb OUT INb 734,8 ns. Trong khi đó với mạch CDR có mạch LoLD cải tiến, khi mạch LoLD phát hiện ra trạng thái mất khóa, mạch không thực hiện reset mạch FBS. Tức là mạch CDR không lựa chọn D01 lại dải tần số mà quá trình bám tần số bắt đầu từ tần số đã khóa trước đó của VCO. Mạch CDR đạt được khóa tần số lần thứ VHN hai sau 415,8 ns. Hình 3. Mạch một tầng của mạch VCO dải rộng Trong đó, VHP là điện áp phân áp cho PMOS được tạo ra bởi mạch gương dòng điện từ VHN và hai bit điều khiển (D0, D1) được sử dụng để lựa chọn các băng tần cho VCO. Mạch VCO tạo ra các xung đồng hồ có độ đầy xung xấp xỉ 50% với dải động điện áp cố định. Hình 4 thể hiện kết quả mô phỏng hệ số khuếch đại của mạch VCO. Mạch VCO đạt được dải tần số làm việc rộng với ba dải tần số lần lượt là (0,5 – 2,8) GHz (dải 1), (2,75 – 4,35) GHz (dải 2) và (4,3 – 5,6) GHz (dải 3). Hình 5. Kết quả mô phỏng mạch CDR với mạch LoLD thông thường khi VCO hoạt động ở dải 1 Hình 4. Kết quả mô phỏng hệ số khuếch đại của VCO dải rộng Hình 6. Kết quả mô phỏng mạch CDR với mạch LoLD cải tiến khi VCO hoạt động ở dải 1 ISBN 978-604-80-8932-0 457
Hội nghị Quốc gia lần thứ 26 về Điện tử, Truyền thông và Công nghệ Thông tin (REV-ECIT2023) Hình 7 và Hình 8 thể hiện kết quả mô phỏng hoạt động của V. KẾT LUẬN mạch CDR với mạch LoLD thông thường và với mạch LoLD Mạch CDR không sử dụng tần số tham chiếu với mạch cải tiến khi VCO làm việc ở dải 3. Tốc độ của dữ liệu đầu vào LoLD cải tiến và mạch VCO dải rộng đã được giới thiệu, phân cho bám tần số lần 1 và lần 2 lần lượt là 9 Gb/s và 10 Gb/s. tích và mô phỏng. Giải pháp không reset ngay mạch lựa chọn dải tần số khi tốc độ dữ liệu đầu vào thay đổi mà thực hiện kiểm tra mối quan hệ giữa tốc độ dữ liệu đầu vào mới và tần số của xung đồng hồ đã khóa trước đó để quyết định hoạt động tiếp theo của mạch CDR được đề xuất. Với kỹ thuật không lựa chọn lại dải tần số trong trường hợp dải 1 bám xuống và dải 3 bám lên, mạch CDR giảm được thời gian đạt trạng thái khóa tần số lại sau khi đã mất khóa. Hướng phát triển tiếp theo của nghiên cứu là tập trung vào kiến trúc thực hiện mạch CDR vòng đơn để giảm công suất tiêu thụ và độ phức tạp trong thiết kế mạch. TÀI LIỆU THAM KHẢO [1] Hsieh, Chang-Lin and Liu, Shen-Iuan (2011), "A 1–16-Gb/s wide-range Hình 7. Kết quả mô phỏng mạch CDR với mạch LoLD thông thường clock/data recovery circuit with a bidirectional frequency detector", khi VCO hoạt động ở dải 3 IEEE Transactions on Circuits and Systems II: Express Briefs. 58(8), pp. 487-491. Hoạt động của mạch CDR trong hai trường hợp của dải 3 [2] Tho, Nguyen Huu, Son, Kyung-Sub, and Kang, Jin-Ku (2017), "A tương tự như đối với dải 1. Với mạch LoLD thông thường, mạch 200Mb/s∼ 3.2 Gb/s Referenceless Clock and Data Recovery Circuit CDR lựa chọn lại dải tần số và đạt được khóa tần số tiếp theo With Bidirectional Frequency Detector", IEICE Electronics Express, vol.14, no.8, pp. 1-11, 2017. sau 826,2 ns. Với mạch LoLD cải tiến, mạch CDR không lựa [3] H. W. Lee, K. M. Ko, and Jin-Ku Kang, “An 8 - 26 Gb/s Single chọn lại dải tần số và đạt được khóa tần số tiếp theo sau 484,5 ns. LoopReference-less CDR with Unrestricted Frequency Acquisition,” ISOCC, Oct. 2022, in Korea. [4] Y. S. Yao, C. C. Huang, and S. I. Liu, “A Wide-Range FD for Referenceless Baud-Rate CDR Circuits,” IEEE Trans. Circuits and Systems-II: Express Briefs, vol. 69, No. 1, Jan. 2022. [5] Shu, Guanghua, et al. (2015), "A 4-to-10.5 Gb/s continuous-rate digital clock and data recovery with automatic frequency acquisition", IEEE Journal of Solid-State Circuits. 51(2), pp. 428-439. [6] Byun, Sangjin (2016), "A 400 Mb/s∼ 2.5 Gb/s Referenceless CDR IC Using Intrinsic Frequency Detection Capability of Half-Rate Linear Phase Detector", IEEE Transactions on Circuits and Systems I: Regular Papers. 63(10), pp. 1592-1604. [7] Yu-Ping Huang, Yi-Wei Chang, and Wei-Zen Chen, “A 1.68-23.2 Gb/s Reference-Less Half-Rate Receiver With an ISI-Tolerant Unlimited Range Frequency Detector,” IEEE SOLID-STATE CIRCUITS LETTERS, Vol. 5, pp. 186-189, July 2022. Hình 8. Kết quả mô phỏng mạch CDR với mạch LoLD cải tiến khi [8] Hwang, Moon-Sang, et al. (2007), A 180-Mb/s to 3.2-Gb/s, continuous- VCO hoạt động ở dải 3 rate, fast-locking CDR without using external reference clock, 2007 IEEE Asian Solid-State Circuits Conference, IEEE, pp. 144-147. Bảng 2 tổng kết và so sánh hiệu quả thời gian bám tần số [9] Jin, Jahoon, et al. (2018), A 4.0-10.0-Gb/s Referenceless CDR with của mạch CDR với mạch LoLD thông thường và với mạch Wide-Range, Jitter-Tolerant, and Harmonic-Lock-Free Frequency LoLD cải tiến. Mạch LoLD cải tiến giảm được thời gian khóa Acquisition Technique, ESSCIRC 2018-IEEE 44th European Solid State tần số cho lần thứ hai 319 ns khi bám xuống trong dải 1 và Circuits Conference (ESSCIRC), IEEE, pp. 146-149. 341,7 ns khi bám lên trong dải 3. Điều này đạt được vì mạch [10] S.Choi, et al., "A 0.65-to-10.5 Gb/s Reference-Less CDR with LoLD cải tiến không reset mạch FBS khi tốc độ dữ liệu đầu Asynchronous Baud-Rate Sampling for Frequency Acquisition and vào thay đổi mà mạch CDR bắt đầu bám theo tốc độ dữ liệu Adaptive Equalization," IEEE Trans. Circuits and Systems-I, vol. 63, no. 2, Feb. 2016. đầu vào mới từ tần số đã khóa trước đó của VCO. [11] N. H. Tho, H. J. Lee, T. J. An, and Jin-Ku Kang, “A 0.32 - 2.7 Gb/s Bảng 2. Tổng kết so sánh thời gian đạt được trạng thái khóa lại tần số Reference-less Continuous-rate Clock and Data Recovery Circuit with của mạch CDR với mạch LoLD thông thường và cải tiến Unrestricted and Fast Frequency Acquisition,” IEEE Trans. Circuits and Systems-II: Express Briefs, vol. 68, no. 7, pp. 2347-2351, July 2021. Thời gian khóa lại tần số Thời gian [12] Phạm Mạnh Hà, Nguyễn Thế Quang, Nguyễn Hữu Thọ, “Mạch khôi Mạch LoLD Mạch LoLD cải thiện phục dữ liệu và xung đồng hồ dải rộng với mạch lựa chọn xung UP”, thông thường [11] cải tiến Journal of Science and Technology on Information and Communications Bám xuống (4-3) Gb/s 734,8 ns 415,8 ns 319 ns (ISSN 2525 - 2224), Vol. 2, pp. 42-48, Aug. 2021. Bám lên (9-10) Gb/s 826,2 ns 484,5 ns 341,7 ns ISBN 978-604-80-8932-0 458