Thiết kế mạch Analog-Front-End thu nhận dữ liệu trên công nghệ GlobalFoundries 180nm

Chia sẻ: Phó Cửu Vân | Ngày: | Loại File: PDF | Số trang:7

Thêm vào BST

Báo xấu

7
lượt xem 1
download

Download Vui lòng tải xuống để xem tài liệu đầy đủ

Bài viết "Thiết kế mạch Analog-Front-End thu nhận dữ liệu trên công nghệ GlobalFoundries 180nm" tập trung vào việc thiết kế mạch Analog-Front-End (AFE) với ứng dụng thu nhận dữ liệu thông qua quy trình thiết kế vi mạch tương tự trên công nghệ GF180 của GlobalFoundries. Bài báo được triển khai hoàn toàn trên các công cụ mã nguồn mở (opensource) như Xschem, Ngspice, Magic và Netgen. Mạch có khả năng khuếch đại tín hiệu có biên độ nhỏ ở mức microvolt (µV) lên nhiều mức khác nhau nhằm mục đích có thể quan sát được một cách dễ dàng. Mời các bạn cùng tham khảo!

Chủ đề:

Bình luận(0) Đăng nhập để gửi bình luận!

Lưu

Nội dung Text: Thiết kế mạch Analog-Front-End thu nhận dữ liệu trên công nghệ GlobalFoundries 180nm

Hội nghị Quốc gia lần thứ 26 về Điện tử, Truyền thông và Công nghệ Thông tin (REV-ECIT2023) Thiết kế mạch Analog-Front-End thu nhận dữ liệu trên công nghệ GlobalFoundries 180nm Nguyễn Thị Thanh Xuân, Thái Hồng Hải, Lê Đức Hùng(*) Phòng thí nghiệm DESLab, Khoa Điện tử - Viễn thông, Trường Đại học Khoa học Tự nhiên – Đại học Quốc gia TP.HCM (*) Email: ldhung@hcmus.edu.vn Abstract— Bài báo này tập trung vào việc thiết kế lý tín hiệu của não từ một số loại điện cực thần kinh với mạch Analog-Front-End (AFE) với ứng dụng thu nhận dữ điện áp hoặc biên độ dòng điện nhỏ. liệu thông qua quy trình thiết kế vi mạch tương tự trên Bài báo của nhóm tác giả đặt ra hai mục tiêu rõ ràng: công nghệ GF180 của GlobalFoundries. Bài báo được Thứ nhất là tìm hiểu về quy trình thiết kế vi mạch tương triển khai hoàn toàn trên các công cụ mã nguồn mở (open- source) như Xschem, Ngspice, Magic và Netgen. Mạch có tự trên công nghệ GF180; Thứ hai là triển khai thiết kế khả năng khuếch đại tín hiệu có biên độ nhỏ ở mức của một mạch AFE ứng dụng để thu nhận dữ liệu trên microvolt (µV) lên nhiều mức khác nhau nhằm mục đích các công cụ mã nguồn mở sử dụng công nghệ GF180. có thể quan sát được một cách dễ dàng. Mạch bao gồm các Kiến trúc AFE được đề xuất bao gồm: Mạch đa hợp 8 khối nhỏ như mạch đa hợp 8 sang 1 (MUX 8-1), mạch đệm sang 1 (MUX8-1); Mạch khuếch đại thuật toán 2 tầng cổ (Buffer), mạch khuếch đại đo (Instrumentation Amplifier điển (two-stage op-amp); Mạch khuếch đại đo (IA) và - IA) và mạch khuếch đại có khả năng tái cấu hình độ lợi Mạch khuếch đại có khả năng tái cấu hình độ lợi (PGA). (Programmable-gain amplifier - PGA). Mạch thiết kế đạt Thiết kế này được thực hiện hoàn toàn bằng công nghệ được có trở kháng ngõ vào cao, có thể chọn tín hiệu ngõ CMOS 180nm của GlobalFoundries (GF180), đây là vào và điều chỉnh được độ lợi mong muốn. Mạch có diện tích 0,018 mm2 nhỏ gọn, tuân thủ nghiêm ngặt các quy công nghệ mã nguồn mở. Bên cạnh đó, một bộ công cụ định thiết kế vật lý, công suất tiêu tán 1,194 mW và hoạt thiết kế dựa trên công nghệ (Process Design Kit - PDK) động ổn định trong khoảng tần số từ 1 Hz đến 450 KHz. mã nguồn mở và các công cụ đi kèm đã được cung cấp bởi Google và GlobalFoundries với mục đích cho phép Keywords- Analog-Front-End, GlobalFoundries, phát triển các thiết kế có thể được sản xuất tại nhà máy GF180, Analog Design, IA, PGA, MUX8-1. của GlobalFoundries bằng cách sử dụng công nghệ xử lý MCU 3,3V/6V – 180nm của họ. Ngoài ra, các công I. GIỚI THIỆU cụ thiết kế mạch tích hợp tương tự phi lợi nhuận cũng Bài báo này sẽ trình bày thiết kế của một mạch xử lý được sử dụng với PDK. Không có nhiều nghiên cứu thiết kế vi mạch tương tự được thực hiện hoàn toàn dựa trên tín hiệu (Analog-Front-End – AFE) có khả năng khuếch đại, xử lý nhiễu, hoạt động ổn định và đảm bảo tín hiệu các ứng dụng mã nguồn mở. Do đó, nhóm tác giả tin là trung thực để có thể quan sát được vì đây là những tín rằng bài báo này có thể chứng minh rằng những công cụ hiệu thô với biên độ rất nhỏ. Từ đó, thiết kế được phát miễn phí và PDK này sẽ mang lại nhiều tiềm năng cho triển để ứng dụng trong các hệ thống thu nhận và khuếch các nhà nghiên cứu hoặc thậm chí là sinh viên kỹ thuật trong việc tiết kiệm chi phí và thời gian cho quá trình đại tín hiệu tương tự có khoảng điện áp nhỏ, từ vài microvolt (µV) đến vài milivolt (mV). Tuy nhiên, việc thiết kế chip. Op-amp là thành phần xây dựng thiết yếu trong thiết kế AFE đặt ra rất nhiều yêu cầu nghiêm ngặt về nhiều hệ thống mạch tương tự, bao gồm bộ chuyển đổi thông số kỹ thuật. Nó đòi hỏi mức tiêu thụ điện năng thấp, nhiễu thấp, CMRR cao và trở kháng đầu vào rất tương tự sang số (ADC), bộ lọc switched-capacitor, bộ cao [1]. Các ứng dụng khác nhau liên quan đến AFE chuyển đổi số sang tương tự (DAC), bộ điều chỉnh và được chứng minh trong nhiều nghiên cứu khác nhau. Ví tham chiếu điện áp [6], và đặc biệt là trong các mạch AFE. Do đó, thành phần cơ bản nhất của AFE được đề dụ, nghiên cứu [2] đã phát triển một mạch AFE đa kênh xuất là op-amp hai tầng thông thường. Cấu trúc op-amp năng lượng cực thấp ứng dụng trong các cảm biến môi trường. Bài báo [3] trình bày một AFE đa kênh mới, trở này được chú trọng đáng kể như trong tài liệu [7], nhờ kháng đầu vào cao với nhiễu tham chiếu đầu vào (IRN) hiệu suất và chi phí hiệu quả. Có rất nhiều khả năng cải tối thiểu có thể tăng cường các tín hiệu điện não. Thiết thiện hoặc phù hợp với các thông số kỹ thuật của op- amp. Trong nghiên cứu [8] – [10], để đạt được sản phẩm kế cho các ứng dụng truyền thông không dây từ trường tầm ngắn như trong bài báo [4] cũng là một ví dụ khác có độ lợi lớn và băng thông khuếch đại cao hơn hoặc đạt về triển khai AFE trong thực tế. Nghiên cứu [5] giới được giá trị ổn định cao hơn về lề pha (phase margin) và thiệu một mạch AFE có thể tái cấu hình, thu nhận và xử ít tiêu hao công suất hơn, các tác giả đã áp dụng kỹ thuật dùng tụ bù Miller. Nghiên cứu [11] giới thiệu cách triển ISBN 978-604-80-8932-0 487
Hội nghị Quốc gia lần thứ 26 về Điện tử, Truyền thông và Công nghệ Thông tin (REV-ECIT2023) khai bù đệm điện áp bằng cách sử dụng mạch kiến trúc đại thuật toán 2 tầng cần tuân theo một quy trình và xác FVF (Flipped Voltage Follower) để ổn định op-amp định rõ các thông số kỹ thuật như sau [7]: CMOS 2 tầng.  Độ lợi tại dc (Gain at dc), Ad(0). Các mạch IA tiêu chuẩn sử dụng bộ khuếch đại  Băng thông độ lợi (Gain bandwidth), GB. unity-gain (UGB) ở ngõ ra có thể hạn chế đáng kể  Input common-mode range, ICMR. khoảng điện thế chế độ chung ngõ vào (ICMR) [12].  Tụ tải, CL. Mạch IA được đề xuất tái sử dụng ba mạch khuếch đại  Slew rate, SR. thuật toán 2 tầng. Sau mạch IA là mạch PGA, có khả  Swing điện áp ngõ ra. năng tạo ra bộ khuếch đại dựa trên mạch khuếch đại  Công suất tiêu tán, Pdiss. không đảo, có độ lợi do người dùng tự cấu hình. Bộ Hình 2 giới thiệu sơ đồ nguyên lý của mạch khuếch khuếch đại này có trở kháng đầu vào cao, băng thông đại thuật toán 2 tầng được sử dụng trong mạch AFE này. rộng và điện áp tham chiếu đầu vào có thể điều chỉnh được theo ý muốn [13]. Chúng ta thường xuyên gặp hai loại PGA khác nhau – một loại sử dụng mảng phản hồi điện trở (resistor array) và loại còn lại triển khai mảng phản hồi tụ điện (capacitor array). Trong nghiên cứu này, nhóm tác giả chọn triển khai kiến trúc thứ hai vì mảng tụ điện được chứng minh là tiết kiệm về diện tích thiết kế và chi phí hơn so với mảng điện trở. Ngoài ra, việc sử dụng PGA mảng tụ điện có thể đạt được mức tiêu thụ điện năng thấp và độ tuyến tính cao ở các điều kiện khuếch đại khác nhau [14]. Phần còn lại của bài báo được tổ chức như sau: Phần II nói về quy trình thiết kế mạch tương tự trên công nghệ GF180. Phần III trình bày về thiết kế của mạch AFE 1 kênh được đề xuất. Phần IV cung cấp kết quả đạt được của nghiên cứu này. Cuối cùng, nội dung kết luận của bài báo được mô tả trong Phần V. II. QUY TRÌNH THIẾT KẾ VI MẠCH TƯƠNG TỰ TRÊN CÔNG NGHỆ GF180 GF180 là một PDK mã nguồn mở được cung cấp bởi GlobalFoundries. Nền tảng công nghệ GF180 cung cấp cho các kỹ sư thiết kế vi mạch mã nguồn mở khả năng sản xuất vi mạch bán dẫn số lượng lớn, giá thành hợp lý, đa dạng tùy chọn. PDK mã nguồn mở là một bước tiến quan trọng trong sự phát triển của hệ sinh thái công nghiệp bán dẫn tiết kiệm chi phí. Các công cụ thiết kế điện tử tự động (Electronics Design Automation – EDA) mã nguồn mở hiện nay đã hỗ trợ cho nhiều quy trình công nghệ khác nhau. Các nhà nghiên cứu có thể tạo ra các thiết kế có thể tái sử dụng được trên nhiều công nghệ Hình 1. Quy trình thiết kế vi mạch trên công nghệ GF180. (process) khác nhau. Bên cạnh đó, các khối IP (intellectual property) mã nguồn mở phổ biến có thể được chuyển sang các công nghệ xử lý khác nhau. Thiết kế được thực hiện tuân thủ quy trình thiết kế vi mạch tương tự tuân theo 7 bước như Hình 1. III. ĐỀ XUẤT THIẾT KẾ MẠCH AFE A. Mạch khuếch đại thuật toán 2 tầng (op-amp) Các yêu cầu thiết yếu để thiết kế một op-amp lý tưởng có một đầu ra bao gồm hệ số khuếch đại của mạch phải lớn, trở kháng vào lớn, trở kháng ra nhỏ, băng thông rộng, độ tin cậy cao là cơ sở cho thiết kế mạch khuếch đại thuật toán 2 tầng này. Việc thiết kế một mạch khuếch Hình 2. Sơ đồ nguyên lý mạch khuếch đại thuật toán 2 tầng. ISBN 978-604-80-8932-0 488
Hội nghị Quốc gia lần thứ 26 về Điện tử, Truyền thông và Công nghệ Thông tin (REV-ECIT2023) Tiếp theo là tỷ lệ kích thước của NMOS và PMOS C. Mạch khuếch đại có thể cấu hình độ lợi thể hiện rõ trong Bảng 1. Mạch khuếch đại có thể cấu hình độ lợi có tên gọi Bảng 1: Tỷ lệ kích thước PMOS, NMOS. tiếng Anh là Programmable Gain Amplifier (PGA). Cũng như tên gọi, mạch PGA có chức năng điều chỉnh 𝑾𝒊 độ lợi tổng thể cho toàn bộ mạch [15]. Mạch PGA bao 𝑴𝒊 = Tỷ lệ 𝑳𝒊 gồm một mạch khuếch đại thuật toán 2 tầng và một dãy M1, M2 20 tụ điện như Hình 4. Độ lợi được điều chỉnh thông qua 2 công tắc là SW1 và SW2, có 4 giá trị độ lợi ứng với 4- M3, M4 40 bit của 2 công tắc: 00, 01, 10, 11. PGA tạo ra các giá trị M5 39 khuếch đại khác nhau dựa trên cách thiết lập hai công M6 100 tắc đó. Các công tắc có liên kết với các tụ, từ đó khi điều khiển các bộ giá trị của 2 công tắc sẽ tạo ra các giá trị tụ M7 24 tổng thể khác nhau của mạch từ đó thay đổi độ lợi tổng M8 10 thể của mạch. Điều này sẽ giúp mạch AFE có thể khuếch đại tín hiệu đầu vào với nhiều mức khuếch đại tương ứng B. Mạch khuếch đại đo với các biên độ tín hiệu đầu ra khác nhau. Mạch khuếch đại đo (IA) là một phiên bản khác của mạch khuếch đại vi sai với hai ngõ vào có trở kháng cao. Tác dụng của mạch này là nó được trang bị bộ khuếch đại đệm đầu vào, điều này giúp loại bỏ yêu cầu về phối hợp trở kháng (impedance matching). Sơ đồ nguyên lý của mạch khuếch đại đo được thể hiện như Hình 3. Thành phần mạch bao gồm mạch khuếch đại vi sai (U3) và 2 tầng op-amp khác (U1 và U2) làm vai trò khuếch đại đệm đầu vào như đã đề cập. Điện thế V1 và V2 được cấp vào lối vào (+) của U2 và U1. Vì trở kháng vào rất cao nên dòng vào hai op-amp này có thể xấp xỉ bằng 0. Có thể làm tăng độ lợi hai bộ khuếch đại đệm bằng cách đặt các điện trở giữa lối vào (-) của các op-amp và ground để tránh xa (shunt away) các tín hiệu hồi tiếp âm. Tuy nhiên để tối ưu thiết kế thì mạch khuếch đại đo chỉ cần sử dụng điện trở R7 đặt giữa hai lối vào (-) là đủ. Điều này còn giúp gia tăng độ lợi vi sai của cặp mạch đệm trong khi vẫn duy trì độ lợi chế độ chung bằng 1. Nhờ đó mà hệ số CMRR tăng lên, giúp toàn bộ hệ thống chịu được khi tín hiệu chế độ chung có giá trị lớn. Độ lợi vi sai của mạch khuếch đại đo: 𝑅 𝑅 𝐴 = 2 +1 (1) 𝑅 𝑅 Hình 4. Sơ đồ nguyên lý mạch PGA. Bảng 2 thể hiện cách tính giá trị tụ hồi tiếp tương ứng với các cặp bit 00, 01, 10 và 11. Độ lợi của mạch PGA sẽ tăng dần theo chiều tăng của SW2-SW1. Công thức tính hệ số khuếch đại của mạch PGA theo giai dB (2). 𝐶 𝐴 = 20 𝑙𝑜𝑔 (2) 𝐶 Bảng 2. Giá trị mảng tụ hồi tiếp mạch PGA. SW2-SW1 Cfb (pF) Cin (pF) 00 C1 + C2 + C3 + C4 Cinn 01 C1 + C3 Cinn 10 C1 + C2 Cinn Hình 3. Sơ đồ nguyên lý mạch IA. 11 C1 Cinn ISBN 978-604-80-8932-0 489
Hội nghị Quốc gia lần thứ 26 về Điện tử, Truyền thông và Công nghệ Thông tin (REV-ECIT2023) D. Thiết kế mạch AFE Mạch khuếch đại thuật toán 2 tầng được mô phỏng Sơ đồ khối mạch AFE 1 kênh được mô tả trong Hình như một mạch khuếch đại đảo ở chế độ transient. Tín 5 bao gồm 4 khối mạch chính: Một mạch đa hợp 8 sang hiệu ngõ vào là sóng sin được thiết lập offset tại 0 V, 1 (MUX8-1, tham khảo từ nghiên cứu [16]) để chọn tín biên độ 1 mV và tần số 10 Hz. Tín hiệu ngõ ra đảo pha, hiệu ngõ vào, cụ thể chân điều khiển sẽ là dãy bit 111 có biên độ là 5 mV chứng tỏ mạch khuếch đại 5 lần, nên sẽ chọn tín hiệu In0 là tín hiệu ngõ ra; Một mạch đúng với tính toán lý thuyết (Hình 7). đệm (buffer) để cách ly tín hiệu đầu vào với cấu trúc là mạch khuếch đại thuật toán 2 tầng (Hình 2); Một mạch khuếch đại đo (IA) để khuếch đại tín hiệu thu vào từ mạch MUX8-1 và buffer; Một mạch khuếch đại tái cấu hình độ lợi (PGA) có thể điều chỉnh được độ lợi dựa vào sự thay đổi điện dung của hệ thống hồi tiếp mạch, mạch này sẽ nằm sau mạch IA để khuếch đại tín hiệu thêm một lần nữa. Quá trình thiết kế đảm bảo đủ điều kiện hoạt động và tuân thủ quy trình thiết kế mạch tương tự đã trình bày ở Phần II, từ bước xây dựng ý tưởng thiết kế cho đến mô phỏng sau layout. Hình 7. Mô phỏng mạch khuếch đại đảo. Trong thiết kế mạch khuếch đại thuật toán 2 tầng này kì vọng giá trị offset ≤ 2 mV. Sau khi thiết lập chế độ DC với điện thế điểm đầu là -1,8 V, điện thế điểm kết thúc 1,8 V và bước nhảy là 1 mV, ta thu được giá trị offset vào khoảng 1,653 mV, như có thể thấy ở Hình 8. Hình 5. Sơ đồ khối mạch AFE 1 kênh. IV. MÔ PHỎNG VÀ KẾT QUẢ Hình 8. Giá trị offset của mạch khuếch đại thuật toán 2 tầng. Mạch nguyên lý được vẽ và mô phỏng trên công cụ CMRR được tính dựa trên tỷ số của độ lợi vi sai và Xschem và Ngspice. Các công cụ này chỉ hoạt động đơn độ lợi chế độ chung. giản bằng lệnh và script, phù hợp cho nhu cầu đo đạc, |𝐴 | tính toán thông số một cách nhanh chóng. 𝐶𝑀𝑅𝑅(𝑑𝐵) = 20 log (3) |𝐴 | A. Mạch khuếch đại thuật toán 2 tầng Giá trị CMRR đo được ở đây là 223,4 dB (Hình 9). Mạch khuếch đại thuật toán 2 tầng được mô phỏng Giá trị CMRR cao chứng tỏ mạch hoạt động tốt. như một mạch đệm (buffer) ở chế độ transient. Tín hiệu ngõ vào là sóng sin được thiết lập offset tại 0 V, biên độ 1,0 V và tần số 10 Hz. Tín hiệu ngõ ra cùng pha, cùng biên độ là 1,0 V với tín hiệu ngõ vào thỏa mãn với lý thuyết mạch đệm (Hình 6). Hình 9. Giá trị CMRR mạch khuếch đại thuật toán 2 tầng. Tóm lại, thông số kỹ thuật của mạch khuếch đại thuật toán 2 tầng được tổng hợp trong Bảng 3. Những kết quả đạt được đều thỏa mãn những tiêu chí đặt ra lúc ban đầu và xấp xỉ kết quả tính toán lý thuyết cho thấy mạch khuếch đại thuật toán 2 tầng có khả năng đáp ứng và Hình 6. Mô phỏng mạch đệm. hoạt động hiệu quả. ISBN 978-604-80-8932-0 490
Hội nghị Quốc gia lần thứ 26 về Điện tử, Truyền thông và Công nghệ Thông tin (REV-ECIT2023) Bảng 3. Thông số kỹ thuật mạch op-amp 2 tầng. Bảng 5. Độ lợi mạch PGA. Thông số Giá trị SW2-SW1 Cfb(pF) Cin(pF) Ad(V/V) Ad(dB) Nguồn cấp -1,8 V đến 1,8 V 00 8,2 41 6,16 15,79 CL 9 pF 01 4,1 41 11,97 21,56 CC 2 pF 10 2,05 41 25,58 28,16 Độ lợi vòng hở 46470 V/V CMRR 223,4 dB 11 1,025 41 49,31 33,86 ICMR -0,7627 V đến 1,3756 V D. Mạch AFE 1 kênh GB 450 KHz Công suất 1,008 mW Bảng 6 là kết quả độ lợi của mạch AFE 1 kênh sau layout. Ta có Vin là biên độ đỉnh-đỉnh của tín hiệu thu B. Mạch khuếch đại đo được sau khi đi qua mạch MUX8-1 và buffer; Vout là Cấp sóng đầu vào là 2 sóng sin ngược pha nhau. Lần biên độ đỉnh-đỉnh của tín hiệu sau khi đi qua mạch lượt thay đổi biên độ và tần số để khảo sát ta được kết khuếch đại đo (IA); Vout1 là biên độ đỉnh-đỉnh của tín quả trong Bảng 4. Đây là kết quả đạt được ở mô phỏng hiệu sau khi đi qua mạch khuếch đại tái cấu hình độ lợi sau layout. Độ lợi của mạch khuếch đại đo xấp xỉ bằng (PGA) hay chính là ngõ ra của mạch AFE 1 kênh. So 5 đúng với tính toán lý thuyết. sánh với kết quả tính toán lý thuyết và kết quả mô phỏng cho từng mạch riêng lẻ, ta thấy mạch AFE 1 Bảng 4. Khảo sát độ lợi vi sai mạch khuếch đại đo. kênh hoạt động đúng như những kết quả đã xây dựng Tần Biên Ad trước đó. Tín hiệu sau khi đi qua MUX8-1 và buffer giữ Vpp (in) Vpp (out) nguyên biên độ và tần số, được khuếch đại lần thứ nhất số độ (V/V) 1 µV 1,999 µV 9,902 µV 4,9535 sau khi đi qua mạch IA với độ lợi vi sai là 5. Tín hiệu 1 khuếch đại thêm một lần nữa sau khi đi qua mạch PGA 1 mV 1,997 mV 9,954 mV 4,9844 KHz và các hệ số khuếch đại được điều khiển dựa trên hai 10 mV 19,990 mV 98,800 mV 4,9425 1 µV 1,997 µV 9,902 µV 4,9584 công tắc: SW2 và SW1. 10 1 mV 1,998 mV 9,923 mV 4,9665 Bảng 6. Độ lợi mạch AFE 1 kênh. KHz 10 m 19,820 mV 98,800 mV 4,9848 1 µV 1,995 µV 9,903 µV 4,9637 Vin Vout Vout1 Ad Ad 100 SW2-SW1 1 mV 1,989 mV 9,904 mV 4,9794 (mV) (mV) (mV) (V/V) (dB) KHz 10 mV 19,990 mV 98,785 mV 4,9417 00 4 20,4 122,97 30,76 29,76 01 4 20,4 242,24 60,26 35,60 Giá trị offset (Hình 10) và CMRR (Hình 11) của 10 4 20,4 531,23 130,62 42,32 mạch khuếch đại đo lần lượt là 3,558 µV và 54,11 dB. 11 4 20,4 1027,13 250,02 47,96 E. Layout Kết quả layout cuối cùng của mạch AFE được triển khai trên công cụ Magic và được mô tả trong Hình 12. Mạch đã được kiểm tra DRC và LVS. Tổng diện tích của mạch là 143,205 µm × 126,130 µm (0,018 mm2). Hình 10. Giá trị offset của mạch khuếch đại đo. Hình 11. Giá trị CMRR của mạch khuếch đại đo. C. Mạch khuếch đại tái cấu hình độ lợi Bảng 5 là giá trị độ lợi của mạch PGA ở bốn trạng thái khác nhau được mô phỏng sau layout. Kết quả được thể hiện ở giai dB và V/V. Hình 12. Layout mạch AFE 1 kênh. ISBN 978-604-80-8932-0 491
Hội nghị Quốc gia lần thứ 26 về Điện tử, Truyền thông và Công nghệ Thông tin (REV-ECIT2023) Các thiết kế layout thành phần và của toàn bộ AFE Bảng 8 mô tả chi tiết kết quả so sánh các thông số đã được kiểm tra DRC (design rule check) và LVS giữa nghiên cứu này với một số nghiên cứu AFE khác. (layout-versus-schematic) thành công. Đối với DRC, Bảng 8. So sánh với các nghiên cứu AFE khác. Magic cung cấp tính năng liên tục hiển thị lỗi thông qua thanh công cụ. Đối với LVS, ta có thể dùng file script Nghiên Thông số [17] [18] [19] cứu này được cung cấp sẵn bởi người dùng Magic (Hình 13). Công GF180 180nm 180nm 180nm nghệ (miễn phí) Xschem, Magic, Virtuoso, Công cụ Ngspice, - - Calibre Netgen (miễn phí) Hình 13. Kết quả kiểm tra DRC, LVS. Nguồn 1.8 V 1V 1V 1.5 V internal LNA, F. Nhận xét Kiến trúc MUX, IA, bias, CCIA, LNA, NRA, PGA PGA, BUF Thông qua các phương pháp thiết kế sử dụng công PGA FCDR nghệ GF180 trên các công cụ mã nguồn mở bao gồm: Diện tích 0,018 mm2 0,296 mm2 0,210 mm2 0,075 mm2 Xschem, Ngspice, Magic và Netgen, nghiên cứu đã Tần số 1 Hz-450 2,3 Hz-1,8 9 KHz 10 Hz - 10 chứng minh được tính khả thi trong việc sản xuất chip KHz KHz KHz Độ lợi 47,9 dB 38,1 dB 63 dB 39,8 dB trên công nghệ và các công cụ miễn phí này. Việc kết CMRR 54,11 dB 43,47 dB > 80 dB 110 dB hợp thực hiện chạy mô phỏng mạch nguyên lý (mô phỏng trước layout) và mô phỏng sau layout thể hiện V. KẾT LUẬN tương đối rõ những sai lệch giữa tính toán lý thuyết so với thực tế. Sự sai lệch này xuất phát từ những thành Bài báo này trình bày mạch AFE 1 kênh được triển phần ký sinh hay nhiễu gây ảnh hưởng đến mạch. Một khai trên công nghệ GF180 bằng cách sử dụng các công số kết quả tổng hợp của mạch AFE 1 kênh được thể hiện cụ mã nguồn mở thiết kế VLSI tương tự miễn phí như trong Bảng 7. Mạch đảm bảo chức năng khuếch đại một Xschem, Ngspice, Magic và Netgen. Trái tim của thiết tín hiệu có biên độ nhỏ ở mức microvolt (µV) và khuếch kế là mạch khuếch đại thuật toán 2 tầng có trở kháng đầu đại chúng lên ở nhiều mức khác nhau nhằm mục đích có vào lớn, CMRR cao và băng thông rộng. AFE cũng có thể quan sát được một cách dễ dàng thông qua hai công khả năng tái cấu hình độ lợi với 4 mức độ lợi khác nhau tắc SW2 và SW1. Nguồn điện thay đổi từ -1,8 V đến 1,8 dựa trên hai công tắc thiết kế bằng PMOS là SW1 và V. Công suất tiêu tán được tính bằng cách đo tổng dòng SW2. Với dải tần số từ hàng trăm đến hàng nghìn Hertz, điện hoạt động Idd và nhân nó với nguồn điện Vdd, chúng thiết kế có thể xử lý đầu vào tương tự biên độ thấp ở ta sẽ có được khoảng 1,194 mW. thang đo microvolt (µV). Tóm lại, mạch AFE 1 kênh có So sánh với một nghiên cứu [17] cùng chủ đề, nghiên diện tích layout là 0,018 mm2 (143,205 𝜇m × 126,130 cứu này có những sự khác biệt về khối mạch thành phần 𝜇m) được tuân thủ nghiêm ngặt các quy định về mặt vật như sử dụng mạch op-amp 2 tầng, MUX, IA với cấu trúc lý (DRC). Độ lợi vòng kín có thể được đặt trong khoảng đơn giản, tiết kiệm tài nguyên hơn thay vì sử dụng mạch từ 30 V/V đến 250 V/V. Mạch có công suất tiêu tán là internal bias và CCIA. Ngoài ra nghiên cứu này sử dụng 1,194 mW và băng thông từ 1 Hz đến 450 KHz. công cụ và process mã nguồn mở hoàn toàn miễn phí thay vì công cụ và process có bản quyền (tính phí) như TÀI LIỆU THAM KHẢO trong nghiên cứu [17]. Nhờ đó, chi phí phải bỏ ra cho [1] Z. Zhu, W. Bai, “A 0.5-V 1.3-µW Analog Front-End CMOS quá trình thiết kế chip được cắt giảm đáng kể. Circuit”, IEEE Transactions on Circuits and Systems II: Express Briefs 63.6, pp. 523-527, 2016. Bảng 7. Tổng hợp kết quả mạch AFE. [2] M. Jotschke, et al., “Flexible Multi-Channel Analog-Frontend Thông số Giá trị for Ultra-Low Power Environmental Sensing”, IEEE Open Journal of Circuits and Systems 2, pp. 445-456, 2021. Công nghệ GlobalFoundries 180nm [3] H. Hai-Au, et al., “A 53GΩ@ DC Input Impedance Multi- Số kênh 1 Channel Neural Recording Amplifier with 0.77 μVrms Input- Nguồn cấp VSS = -1,8 V; VDD = 1,8 V Referred Noise for Deep Brain Implants”, 2021 IEEE Custom Integrated Circuits Conference (CICC), pp. 1-2, 2021. Diện tích 143,205 𝜇 m × 126,130 𝜇 m [4] S. Ali Hosseini Asl, et al. “A Design of Analog Front-End with Trước layout Sau layout DBPSK Demodulator for Magnetic Field Wireless Network V/V dB V/V dB Sensors”, Sensors 22.19, pp. 7217, 2022. [5] L. Duc-Hung, P. The-Hung, “Design of a 1.8-μVrms IRN 180- 00 30,74 29,75 30,76 29,76 dB CMRR Configurable Low-Noise 6-channel Analog Front- Độ lợi vi sai 01 60,56 35,64 60,26 35,60 End for Neural Recording Systems on 180nm CMOS Process”, IEICE Electronics Express, pp. 20-20230218, 2023. 10 132,81 42,46 130,62 42,32 [6] D. Kalita, Hrishita Sharma, “Implementation of High Gain and 11 256,78 48,19 250,02 47,96 High Bandwidth CMOS Op-Amp using 180nm SCL Công suất 1,195 mW 1,194 mW Technology”, 2022 IEEE 19th India Council International Conference (INDICON). IEEE, pp. 1-6, 2022. ISBN 978-604-80-8932-0 492
Hội nghị Quốc gia lần thứ 26 về Điện tử, Truyền thông và Công nghệ Thông tin (REV-ECIT2023) [7] Phillip E. Allen, Robert Dobkin, D. R. Holberg, “CMOS analog [14] H. Kim, Y. Park, H. Yang, S. Kim, “A constant bandwidth circuit design”, Oxford University Press, Elsevier, pp. 286-335, switched-capacitor programmable-gain amplifier utilizing 2011. adaptive miller compensation technique”, In 2017 30th IEEE [8] A. Khan, H. Yadav, P. Bhulania, “Miller Compensated Op-Amp International System-on-Chip Conference (SOCC), pp. 249- Design for High PSRR & High Gain of 72dB in 180-nm CMOS 252, 2017. Process”, 2021 8th International Conference on Signal [15] C.G. Lyden, et al., “Programmable gain amplifier with amplifier Processing and Integrated Networks (SPIN), pp. 818-823, 2021. common mode sampling system”, U.S. Patent 8791 754 B2, 29 [9] R. Nagulapalli, et al., “A low power miller compensation July 2014. technique for two stage op-amp in 65nm CMOS technology”, [16] T. Hong-Hai, P. Cong-Kha, L. Duc-Hung, “Design of a Low- 2019 10th international conference on computing, Power and Low-Area 8-Bit Flash ADC Using a Double-Tail communication and networking technologies (ICCCNT), pp. 1- Comparator on 180 nm CMOS Process”, Sensors 23.1, pp. 76, 5, 2019. 2022. [10] S. Goyal, N. Sachdeva, T. Sachdeva, “Analysis and design of a [17] Phạm Thế Hùng, Nguyễn Thanh Lộc, Nguyễn Thị Thanh Xuân, two stage cmos op-amp with 180nm using miller compensation Thái Hồng Hải, Lê Đức Hùng, “Thiết kế mạch Analog Front- technique”, Int. Journal on Recent and Innovation Trends in End 1-kênh trên công nghệ CMOS 180nm”, Hội nghị Quốc gia Computing and Communication 3, pp. 2255-2260, 2015. lần thứ 25 về Điện tử, Truyền thông và Công nghệ Thông tin [11] S. Pakala, et al., “Voltage buffer compensation using Flipped (REV-ECIT2022), pp. 7-13, 2022. Voltage Follower in a two-stage CMOS op-amp”, 2015 IEEE [18] L. Tran, C. Hyouk-Kyu, “An ultra-low-power neural signal 58th International Midwest Symposium on Circuits and acquisition analog front-end IC”, Microelectronics Journal 107, Systems (MWSCAS), pp. 1-4, 2015. pp. 104950, 2021. [12] T. Kugelstadt, “Getting the most out of your instrumentation [19] S. Lee, et al., “A110dB-CMRR 100dB-PSRR multi-channel amplifier design”, SAT 1.2, pp. 2, 2005. neural-recording amplifier system using differentially regulated [13] Cypress Semiconductor Corporation, “Programmable Gain rejection ratio enhancement in 0.18𝜇m CMOS”, International Amplifier (PGA)”, 001-70324 Rev. A, pp. 1, 2011. Solid-State Circuits Conference (ISSCC), pp. 472, 2018. ISBN 978-604-80-8932-0 493