Thiết kế và chế tạo thiết bị tự động kiểm tra chức năng bo mạch điện tử kỹ thuật số theo phương pháp tái cấu hình và tạo mẫu nhanh RPS

Công nghệ thông tin & Khoa học máy tính<br /> <br /> THIẾT KẾ VÀ CHẾ TẠO THIẾT BỊ TỰ ĐỘNG KIỂM TRA CHỨC<br /> NĂNG BO MẠCH ĐIỆN TỬ KỸ THUẬT SỐ THEO PHƯƠNG PHÁP<br /> TÁI CẤU HÌNH VÀ TẠO MẪU NHANH RPS<br /> Nguyễn Thái Học1*, Trần Đức Thiện2, Nguyễn Văn Sơn1<br /> Tóm tắt: Bài báo trình bày phương pháp thiết kế và chế tạo thiết bị tự động kiểm<br /> tra chức năng bo mạch điện tử kỹ thuật số với chi phí thấp và khả năng tái cấu hình<br /> cao. Thiết bị được điều khiển thông qua một phần mềm ứng dụng chạy trên một máy<br /> tính cá nhân. Các bộ giá trị tín hiệu kích thích đầu vào của bo mạch được xây dựng<br /> trước và lưu trong cơ sở dữ liệu (CSDL) trên máy tính, sau đó được tải vào bộ nhớ<br /> mẫu của thiết bị thông qua đường truyền Ethernet. Các tín hiệu này được thiết bị<br /> ngoại vi đặt lên mức 20Mhz, là tần số kích thích đưa tới các chân vào của bo mạch<br /> cần kiểm tra (DUT – Device Under Test). Tín hiệu đầu ra của DUT được so sánh<br /> với giá trị mẫu của bo mạch tốt cùng loại đã được lấy mẫu trước đó để xác định<br /> liệu DUT có còn tốt hay không. Phương pháp này đã được ứng dụng thành công<br /> trong việc thiết kế, chế tạo thiết bị hỗ trợ chuẩn đoán, phát hiện hỏng hóc một số<br /> mảng chức năng của đài ra đa KASTA-2E2.<br /> Từ khóa: Thiết bị tự động kiểm tra, Rapid Prototyping System (RPS), FPGA, KASTA-2E2.<br /> <br /> 1. MỞ ĐẦU<br /> Đối với các trang bị kỹ thuật mới, bo mạch điện tử tích hợp số lượng lớn linh kiện và<br /> chia thành nhiều lớp, đòi hỏi cần có những cải tiến trong phương pháp chuẩn đoán và phát<br /> hiện hỏng hóc. Các thiết bị kiểm tra hiện có trong và ngoài nước như Pinpoint II của hãng<br /> Diagnostic [9], hay chuyên dụng như VECTOR-M16 [1] và các thiết bị đi theo các đài ra<br /> đa khác như MTO-36Д6, 96L6E, 1Л13-3, 55Ж6. Các thiết bị trên được thiết kế chuyên<br /> dụng cho khí tài và có CSDL đóng kín nên khó sử dụng cho khí tài khác và có giá thành<br /> rất cao. Đối với VECTOR-M16 cho phép sử dụng 3 phương pháp chuẩn đoán nhưng lại<br /> đòi hỏi kỹ thuật viên phải có nhiều kinh nghiệm. MTO-36Д6 tuy hiện đại nhưng hạn chế ở<br /> bàn chông cơ khí tiếp xúc với DUT dễ mất ổn định theo thời gian.<br /> Trong bài viết này, chúng tôi hướng tới đối tượng nghiên cứu là bo mạch của đài ra đa<br /> KASTA-2E2 có tối đa 135 chân nhưng kết quả nghiên cứu có thể ứng dụng rộng rãi cho<br /> nhiều đối tượng bo mạch kỹ thuật số khác. Nội dung chúng tôi trình bày sẽ dẫn tới việc<br /> thiết kế, chế tạo một thiết bị kiểm tra bao gồm phần mềm quản lý và điều khiển trên máy<br /> tính, phần firmware nhúng trong các FPGA (Field-Programmable Gate Array) trên các<br /> thiết bị ngoại vi gồm 9 card chức năng, các khối nguồn khả trình và giắc kết nối DUT.<br /> Điểm khác biệt so với các thiết bị khác đó là phương pháp thiết kế linh hoạt, phần mềm và<br /> CSDL được tổ chức khoa học, cơ cấu cơ khí ổn định, thuận tiện cho người thao tác. Thiết<br /> bị có thể kiểm tra các bo mạch có cấu hình khác nhau mà không phải thay đổi phần cứng<br /> mà chỉ cần cấu hình lại trên phần mềm. Kết quả kiểm tra có thể báo hỏng tới chân của IC<br /> trên DUT. Thiết bị dễ thao tác và cũng có giá thành rẻ hơn nhiều so với các sản phẩm<br /> tương tự trên thị trường.<br /> Phần tiếp theo của bài viết gồm các nội dung sau: Phần 2 nói về các nội dung trong<br /> thiết kế hệ thống, phần 3 mô tả kết quả thử nghiệm và phần 4 là kết luận và tổng kết.<br /> 2. THIẾT KẾ HỆ THỐNG<br /> 2.1. Yêu cầu tính năng kỹ thuật<br /> Đáp ứng nhu cầu thực tế ứng dụng và phát triển, thiết bị kiểm tra cần đảm bảo:<br /> <br /> <br /> <br /> 190 N.T.Học, T.Đ.Thiện, N.V.Sơn “Thiết kế và chế tạo thiết bị … tạo mẫu nhanh RPS.”<br /> Nghiên cứu khoa học công nghệ<br /> <br /> - Khả năng tạo ra, tích luỹ và lưu trữ các bài kiểm tra tự động các đối tượng mạch,<br /> bảng mạch, phần tử theo nguyên tắc “tốt/lỗi”.<br /> - Sử dụng các loại giắc khác nhau để kết nối với DUT tối đa 144 kênh số. Cung cấp từ<br /> thiết bị đến các tiếp điểm của giắc cắm bên lề của DUT các điện áp nguồn từ các bộ nguồn<br /> được chuyển mạch và được lập trình theo chương trình kiểm tra.<br /> - Tự động hoá việc chẩn đoán hỏng hóc của các DUT số, phân tích chi tiết các lỗi đã<br /> được phát hiện. Kiểm tra được các tín hiệu số tại các điểm trung gian của mạch điện DUT<br /> sử dụng các đầu đo riêng.<br /> - Có thể kiểm tra chính thiết bị (SelfTest). Có thể chẩn đoán hỏng hóc các DUT với<br /> các bộ đếm không có mạch reset, các vi mạch TTL, CMOS, collector hở.<br /> - Giao diện làm việc thân thiện, cung cấp cho người sử dụng các sơ đồ và văn bản<br /> hướng dẫn thực hiện các thao tác cần thiết.<br /> 2.2. Tổng quan về kiến trúc<br /> Dựa trên các yêu cầu về tính năng của thiết bị, nhóm nghiên cứu đã tiến hành thiết kế<br /> kiến trúc tổng quan của hệ thống thiết bị (Hình 1).<br /> Khối thiết bị ngoại vi<br /> Khối thiết bị ngoại vi gồm 9 card chức năng (MK), mỗi một MK có hai đường kết nối<br /> với máy tính: cổng JTAG được sử dụng để lập trình FPGA và cổng Ethernet được sử dụng<br /> để truyền nhận lệnh và dữ liệu kiểm tra. Mô đun logic có bộ kết nối mở rộng 32 cổng, sử<br /> dụng 16 cổng kết nối tới DUT, 6 cổng kết nối tới các MK khác và 10 cổng dự phòng. MK<br /> được thiết kế dạng bảng mạch in bốn lớp và liên kết với nhau theo chuẩn AHB (Advanced<br /> High-Performance Bus) bus [3].<br /> Trong cấu trúc của MK, FPGA với mã nguồn VHDL trở thành xử lý trung tâm, có<br /> nhiệm vụ giao tiếp với vi xử lý ARM7 [2] qua giao thức Ethernet, nhận dữ liệu từ đường<br /> truyền, thực hiện các tác vụ như chuyển mạch các ma trận rơ le cấp nguồn cho DUT, đóng<br /> và ngắt các đường kết nối kênh, gửi dữ liệu kịch bản kiểm tra tới linh kiện Edge 749 để<br /> cấp logic phù hợp tới DUT, nhận dữ liệu phản hồi từ DUT và đóng gói dữ liệu truyền tới<br /> ARM7 để truyền về máy tính theo giao thức đã định dạng từ trước.<br /> Chuyển<br /> mạch Điều khiển<br /> nguồn<br /> ma trận rơ FPGA<br /> TB<br /> đườn<br /> g<br /> truyề<br /> Nguồ Chuyể<br /> n n mạch JTAG<br /> kênh Phần<br /> mềm<br /> CSDL<br /> BUS AHB (giắc 9) BUS AHB(giắc<br /> BUS AHB (giắc 1)<br /> 2)<br /> TB tạo<br /> tín hiệu<br /> Bo mạch cần kiểm tra trên mặt<br /> <br /> Hình 1. Kiến trúc tổng quan hệ thống.<br /> <br /> <br /> <br /> <br /> Tạp chí Nghiên cứu KH&CN quân sự, Số Kỷ niệm 55 năm Viện KHCNQS, 10 - 2015 191<br />  Công nghệ thông tin & Khoa học máy tính<br /> <br /> Vi xử lý ARM7 là trung gian giao tiếp giữa FPGA và máy tính, nhận lệnh và các bộ dữ<br /> liệu kiểm tra từ máy tính từ cổng Ethernet sau đó gửi chúng tới FPGA qua bus AMBA<br /> (Advanced Microcontroller Bus Architecture) [4]. ARM7 cũng nhận kết quả kiểm tra từ<br /> FPGA qua bus AMBA và gửi chúng tới máy tính thông qua kênh truyền Ethernet.<br /> Khối phần mềm và CSDL<br /> Phần mềm và CSDL trên máy tính có chức năng quản lý, lưu trữ cấu hình chân các loại<br /> bo mạch và IC, sơ đồ bố trí linh kiện và sơ đồ nguyên lý của bo mạch, tạo liên kết giữa<br /> chân bo mạch và chân các IC, xây dựng và lưu trữ các bài kiểm tra cũng như điều khiển<br /> các bước của quá trình kiểm tra.<br /> 2.3. Thiết kế card chức năng ngoại vi<br /> Mỗi một modul MK dựa trên tổ hợp RPS (Rapid Prototyping System) có cấu trúc phần<br /> cứng như chỉ ra trên hình 2 dùng để tổ chức 16 kênh số. Mỗi kênh có thể được định nghĩa<br /> bằng phần mềm như là một đầu phát hay đầu thu được điều khiển đóng hay ngắt khi xác<br /> định phần tử lỗi. Chế độ phát dùng để kích các mức tín hiệu logic và truyền chúng đến đối<br /> tượng kiểm tra dưới dạng các kích thích đầu vào. Chế độ thu sẽ chuyển kênh số sang trạng<br /> thái trở kháng vào cao và dùng để nhận các tín hiệu phản ứng từ DUT để phân tích. Với<br /> việc tổ chức các kênh như vậy, МK bảo đảm khả năng điều khiển động các kênh số.<br /> Các card chức năng có thể tái cấu hình được thiết kế bằng ngôn ngữ VHDL, được cài<br /> đặt bằng bảng mạch điện tử tích hợp dựa trên tổ hợp lấy mẫu nhanh RPS gồm có các chíp<br /> khả trình Xilinx, SRAM, bộ nhớ Flash và hai bộ đệm Edge 749 của hãng Semtech, giao<br /> diện Multi-ICE dùng để cài đặt firmware.<br /> Bảng mạch chính của MK có bộ nhớ flash 32Mb, SDRAM 512 Kb, boot ROM 2Mb,<br /> chíp FPGA, một nút reset, một vi xử lý nhúng dựa trên lõi ARM7, một giao diện kết nối<br /> với máy tính theo chuẩn Ethernet RJ45, 64 rơ le, 02 linh kiện chuyển mức tín hiệu vào ra<br /> Edge 749, 16 đường tín hiệu vào ra hai mức theo chuẩn đầu giắc vi sai của hãng NRI và<br /> một nút công tắc nguồn. FPGA có bus hệ thống kết nối tới mô đun nhân và mô đun logic,<br /> có đường bus dự phòng cho 16 đường bus chính, có các thanh ghi điều khiển và thanh ghi<br /> trạng thái. Bảng mạch chính có 01 cổng Ethernet 100 Mbps được kết nối với máy tính.<br /> Nền tảng của công nghệ RPS dựa trên kiến trúc bus theo chuẩn AMBA. Thiết bị tự động<br /> kiểm tra sử dụng AHB là một trong ba dạng bus chuẩn AMBA.<br /> <br /> <br /> <br /> <br /> Hình 2. Kiến trúc card chức năng theo công nghệ RPS.<br /> <br /> <br /> 192 N.T.Học, T.Đ.Thiện, N.V.Sơn “Thiết kế và chế tạo thiết bị … tạo mẫu nhanh RPS.”<br /> Nghiên cứu khoa học công nghệ<br /> <br /> 2.4. Thiết kế giao thức làm việc<br /> Một giao thức ở tầng ứng dụng được thiết kế riêng phục vụ cho giao tiếp giữa máy tính<br /> và mỗi trong số 9 MK, trong đó, máy tính đóng vai trò chủ động. Toàn bộ dữ liệu gửi ra từ<br /> máy tính được lấy từ thông tin cấu hình của DUT hoặc từ các bước của bài kiểm tra cho<br /> DUT lưu trong CSDL. Giao thức được phân thành các pha như sau:<br /> Pha 1: Máy tính gửi gói dữ liệu 0xAA, 0x00, 0x00 yêu cầu FPGA thực hiện Reset thiết<br /> bị ngoại vi, đặt các chân DUT về mức thấp.<br /> Pha 2: Máy tính gửi dữ liệu có đầu khung là 0xAA, 0x55, 0x52 yêu cầu cấu hình vào ra<br /> cho các kênh. FPGA sẽ nhận được 16 bit dữ liệu và đẩy tín hiệu ra 16 cổng để điều khiển<br /> IC của khối chuyển mạch, sau đó truyền về thông điệp 0x55, 0xAA và “OK.<br /> Pha 3: Máy tính gửi dữ liệu có đầu khung là 0xAA, 0x55, 0x53 điều khiển mức<br /> TTL/CMOS của các kênh. FPGA sẽ nhận được 16 bit dữ liệu và đẩy tín hiệu ra 16 cổng để<br /> điều khiển IC của khối chuyển mạch, sau đó truyền về thông điệp 0x55, 0xAA và “OK”.<br /> Pha 4: Máy tính gửi dữ liệu có đầu khung là 0xAA, 0x55, 0x51, 0xYY hoặc 0xAA,<br /> 0x55, 0x51, 0x00 cho FPGA để điều khiển 16 chuyển mạch cấp nguồn (YY vôn) hoặc đất<br /> cho các chân của DUT, sau đó truyền về thông điệp 0x55, 0xAA và “OK”.<br /> Pha 5: Máy tính gửi dữ liệu có đầu khung là 0xAA, 0x55, 0x54 điều khiển mức CLK<br /> cho mỗi kênh. FPGA sẽ tiếp tục nhận 16 bit dữ liệu và đẩy ra 16 cổng để điều khiển IC<br /> của khối chuyển mạch, sau đó truyền về thông điệp 0x55, 0xAA và “OK”.<br /> Pha 6: Máy tính gửi dữ liệu đầu khung là 0xAA, 0x55, 0x55 cấp các tín hiệu kích thích<br /> cho DUT (chân ra 1, chân khác 0). FPGA sẽ tiếp tục nhận 16 bit dữ liệu từ bài kiểm tra và<br /> đẩy ra 16 cổng, sau đó truyền về thông điệp 0x55, 0xAA và “OK”.<br /> Pha 7: Máy tính gửi dữ liệu đầu khung là 0xAA, 0x55, 0x56 yêu cầu thu thập tín hiệu<br /> phản hồi từ 16 kênh. FPGA sẽ đọc dữ liệu từ 16 kênh và lưu vào bộ đệm. FPGA sẽ xử lý<br /> để kiểm tra tính ổn định của dữ liệu (khi 3 thanh ghi trùng nhau) sau đó đóng gói và truyền<br /> về máy tính theo cấu trúc: 0x55, 0xAA, 0x55, 0xAA, 16 bit data, “OK”.<br /> Hình 3 chỉ ra mô hình trạng thái thay đổi theo 4 lệnh: lệnh Reset hệ thống, lệnh yêu cầu<br /> gửi cấu hình vào ra, lệnh yêu cầu gửi dữ liệu với các mức logic TTL hoặc CMOS tới DUT<br /> và lệnh gửi yêu cầu đọc dữ liệu phản hồi.<br /> <br /> 0xAA, 0x00, 0x00 Trạng thái nhận dữ 0xAA, 0x55, 0x56<br /> liệu từ đường truyền<br /> <br /> <br /> 0xAA, 0x55, 0x52 0xAA, 0x55, 0x55<br /> <br /> <br /> <br /> <br /> Lệnh Reset hệ Lệnh Cấu hình Lệnh Gửi dữ Lệnh Đọc dữ<br /> thống vào/ra liệu ra liệu phản hồi<br /> <br /> <br /> 0x55, 0xAA, 0x55, 0xAA<br /> <br /> <br /> <br /> Trạng thái thúc xử lý<br /> <br /> <br /> <br /> Hình 3. Hoạt động của thiết bị trên mô hình máy trạng thái.<br /> <br /> <br /> Tạp chí Nghiên cứu KH&CN quân sự, Số Kỷ niệm 55 năm Viện KHCNQS, 10 - 2015 193<br />  Công nghệ thông tin & Khoa học máy tính<br /> <br /> 2.5. Các chế độ làm việc của MK<br /> Mỗi МK có thể làm việc ở 2 chế độ: Nạp dữ liệu bài kiểm tra vào bộ nhớ của module<br /> và thực hiện bài kiểm tra và phân tích kết quả.<br /> Địa chỉ cơ sở của mỗi bảng mạch МK được thiết lập nhờ các công tắc chuyển mạch,<br /> xác định số hiệu duy nhất của nhóm 16 kênh trong tổng số 144 kênh. Sau khi nhận biết địa<br /> chỉ của mình và tính đến các tín hiệu điều khiển ghi/đọc của bus đồng bộ, ở đầu ra của<br /> FPGA sẽ hình thành các tín hiệu được đưa đến các đầu vào điều khiển của vi mạch bộ nhớ<br /> động (ОЗУ)[6],[7]. Dữ liệu tại mỗi bước sẽ được tải vào bộ điều khiển logic, số lượng các<br /> bước kiểm tra sẽ được ghi vào thanh ghi điều khiển logic của FPGA. Trong МK, mỗi kênh<br /> số là đầu phát (tạo mức kích thích) sẽ có giá trị mức logic “0” và mức logic “1”, còn mỗi<br /> kênh được xác định là đầu thu (đầu phân tích) sẽ có giá trị mức so sánh (là mức điện áp<br /> được lấy ra từ bộ chuyển đổi tương tự - số). Trong quá trình kiểm thử, nếu kênh được xác<br /> định là kênh phân tích, từ phần mềm của MK sẽ gửi các mã giống nhau vào mức logic “1”<br /> và “0” xác định ngưỡng chuyển mạch của bộ so sánh.<br /> Trong chế độ thực hiện kiểm thử của MK sẽ có hai vi mạch điều khiển tham gia. Mỗi<br /> vi mạch này có trong thành phần của mình 16 khoá điện tử kết nối một trong 8 kênh với bộ<br /> đặt mức logic “0” hay “1” tương ứng. Ngoài ra, trong thành phần mỗi vi mạch có 8 bộ so<br /> sánh kết nối các đầu vào của mình với đầu ra của các khoá. Như vậy, mỗi vi mạch điều<br /> khiển hoàn toàn bảo đảm việc tạo ra 8 kênh điều khiển số để phát (kích thích tín hiệu đầu<br /> vào DUT) cũng như để thu các tín hiệu phản ứng đầu ra của DUT.<br /> Sau khi nạp các số liệu, thanh ghi lệnh và thanh ghi trạng thái chia ra làm hai phần.<br /> Máy tính sẽ ghi dấu hiệu khởi động điều khiển logic vào phần thứ nhất, FPGA trong bảng<br /> mạch МK sẽ ghi các nguyên nhân dừng trong quá trình kiểm thử vào phần thứ hai.<br /> Trong chế độ kiểm thử, bộ phát thạch anh và bộ chia tần số nhịp của FPGA sẽ hình<br /> thành lưới tần số nhờ chia lần lượt tần số thành 2 trong các bộ đếm nhị phân[4]. Việc chọn<br /> tần số nhịp được thực hiện theo thông tin được ghi trong thanh ghi lệnh. Sau đó, theo bus<br /> nội bộ của vi xử lý, lệnh "ghi" sẽ đến thanh ghi lệnh và trạng thái của FPGA. Lệnh này sẽ<br /> đi tới mạch điều khiển khởi động và dừng, bắt đầu hình thành các tín hiệu điều khiển mà<br /> theo đó MK sẽ tiến hành cung cấp các tín hiệu kiểm thử tới đầu vào của DUT và phân tích<br /> các tín hiệu phản ứng. Việc ghi lại các phản ứng từ DUT vào ОЗУ sẽ được thực hiện ở<br /> cuối lượng tử thời gian. Trong trường hợp xuất hiện những tín hiệu lỗi, chúng sẽ được ghi<br /> lại trong thanh ghi lỗi của FPGA và việc kiểm thử có thể kết thúc.<br /> Khi phân tích kết quả, máy tính lần lượt thu thập tất cả các phản ứng nhận được từ các<br /> thanh ghi của các МK qua đường truyền Ethernet. Quá trình so sánh mẫu sau đó sẽ diễn ra<br /> theo từng bít riêng biệt trong khoảng thời gian lượng tử. Mỗi một bít thông tin nhận được<br /> trong các thanh ghi của MK sẽ tương ứng với một kênh ra của DUT. Giao diện đồ họa về<br /> trạng thái lỗi sẽ được hiển thị cho phép người dùng biết được chính xác thời điểm xảy ra<br /> lỗi, vị trí lỗi và linh kiện lỗi trong DUT.<br /> 2.6. Thiết kế CSDL và phần mềm<br /> Đặc điểm khác biệt đầu tiên trong hệ thống chúng tôi thiết kế là CSDL được tổ chức tối<br /> ưu và có tính mở, được quản trị trong MS SQL Server cho phép truy xuất tốc độ cao,<br /> chính xác và ổn định. Nội dung CSDL được thể hiện trong hình 4 là: Mỗi đối tượng kiểm<br /> <br /> <br /> <br /> 194 N.T.Học, T.Đ.Thiện, N.V.Sơn “Thiết kế và chế tạo thiết bị … tạo mẫu nhanh RPS.”<br /> Nghiên cứu khoa học công nghệ<br /> <br /> tra mảng chức năng và IC (DoiTuong) có danh sách chân (ChanDoiTuong), có các sơ đồ<br /> (CacSoDoMang), có bài kiểm tra tương ứng (BaiTest). Các đối tượng mảng và IC liên kết<br /> với nhau thể hiện qua bảng “LienKetMangIC” trong đó các chân liên kết cụ thể lưu trữ<br /> trong bảng “LienKetChanMangIC”. Mỗi bài kiểm tra mảng có dữ liệu từng chân<br /> (DuLieuBaiTest) và kết quả sau kiểm tra (KetQuaTestMang). Mỗi bài kiểm tra IC có dữ<br /> liệu riêng (DuLieuBaiTestIC) và dựa trên đó, mỗi chân IC được lưu dữ liệu mẫu<br /> (DuLieuMauChanIC) cũng như kết quả kiểm tra chân IC (KetQuaTestChanIC).<br /> class System<br /> <br /> KetQuaTestMang BaiTest DuLieuBaiTest DuLieuMauChanIC<br /> <br /> «column» «column» «column» «column»<br /> MaBaiTest MaBaiTest MaBaiTest MaSoIC<br /> STTLenh MaDoiTuongMang STTChan STTChanIC<br /> GiaTriRa DanhSachLenh GiaTri GiaTriMau<br /> <br /> <br /> CacSoDoMang DoiTuong<br /> «column» «column»<br /> MaDoiTuong LienKetMangIC DuLieuBaiTestIC<br /> MaDoiTuong<br /> TenFile TenDoiTuong «column» «column»<br /> NoiDungFile MaLoaiDoiTuong MaSoIC MaSoIC<br /> HinhAnh MaDoiTuongMang STTChan<br /> ChanDoiTuong SoDoNguyenLy MaDoiTuongIC GiaTri<br /> SoDoChucNang<br /> «column» MoTa<br /> MaDoiTuong<br /> KetQuaTestChanIC<br /> MaChan LoaiDoiTuong LienKetChanMangIC<br /> TenChan «column»<br /> LoaiNguon «column» «column» STTLenh<br /> TTL_CMOS MaLoaiDoiTuong MaSoIC MaSoIC<br /> STT TenLoaiDoiTuong MaChanMang STTChan<br /> GhiChu DanhSachChanIC GiaTriRa<br /> <br /> <br /> <br /> Hình 4. Thiết kế CSDL cho thiết bị kiểm tra.<br /> Điểm khác biệt thứ hai là việc sử dụng giao thức UDP/IP [8] trong môi trường lập trình<br /> C#, khởi tạo và đóng các kết nối trong mỗi chu kỳ làm việc với các MK đảm bảo tính<br /> đồng bộ ở tốc độ cao và tránh xung đột. Tốc độ làm tươi màn hình được đảm bảo nhờ sử<br /> dụng kỹ thuật “DoubleBuffered” để tăng gấp đôi bộ nhớ đệm cho panel vẽ.<br /> 3. THỬ NGHIỆM<br /> 3.1. Quy trình kiểm tra đối tượng<br /> Quy trình kiểm tra một đối tượng bo mạch được thực hiện theo các bước sau:<br /> <br /> Bước 1: Xây dựng cấu Bước 2: Cập nhật liên Bước 3: Xây dựng bài<br /> cấu hình bo mạch và các kết chân mảng và các IC kiểm tra cho mảng và<br /> linh kiện IC liên quan trên mảng, xác định cụ bài kiểm tra cho các IC<br /> thể chân IC được liên trên mảng<br /> kết<br /> <br /> <br /> Bước 4: Tiến hành thu Bước 5: Đưa mảng nghi Bước 6: Kiểm tra chân<br /> dữ liệu mẫu chân mảng bị lỗi vào kiểm tra, chỉ các IC liên quan tới<br /> và chân IC từ một mảng ra chân mảng bị lỗi chân mảng bị lỗi. Kết<br /> còn tốt. luận chân IC lỗi hay tốt.<br /> <br /> <br /> Hình 5. Quy trình kiểm tra đối tượng.<br /> 3.2. Kết quả kiểm tra<br /> Thực hiện các bước như quy trình nêu trên cho thấy:<br /> <br /> <br /> Tạp chí Nghiên cứu KH&CN quân sự, Số Kỷ niệm 55 năm Viện KHCNQS, 10 - 2015 195<br />  Công nghệ thông tin & Khoa học máy tính<br /> <br /> - Thời gian khởi động thiết bị ngoại vi sẵn sàng làm việc mất khoảng 90 giây, khi vào<br /> làm việc hoạt động ổn định liên tục.<br /> - Việc quản lý cấu hình bằng phần mềm rất linh hoạt, có thể dễ dàng thay đổi, kế thừa<br /> khi chỉ cần tạo bản sao của đối tượng bo mạch. Mô đun xây dựng bài kiểm tra thuận tiện<br /> cho người thao tác, không giới hạn số lượng các bước kiểm tra.<br /> - Dữ liệu lấy mẫu và kiểm tra thể hiện tức thời trên màn hình, đạt tốc độ khoảng 300<br /> lệnh/giây. Khi đưa bo mạch bị đánh hỏng vào kiểm tra đã cho kết quả báo hỏng chính xác<br /> đến chân IC trên bo mạch.<br /> Kết quả kiểm tra đã cho thấy thiết bị được thiết kế hoạt động hiệu quả, hỗ trợ tốt yêu<br /> cầu sửa chữa các bo mạch của đài ra đa KASTA-2E2 và có những cải tiến đáng kể so với<br /> các thiết bị khác thể hiện như: cơ cấu thiết bị gọn; phần mềm quản lý cấu hình linh hoạt;<br /> thao tác trên hệ thống thuận tiện; chỉ ra được chân IC hỏng trên bo mạch; dễ dàng thay đổi<br /> cầu hình và kiểu giắc DUT để kiểm tra các dạng bo mạch kỹ thuật số khác nhau.<br /> <br /> 4. KẾT LUẬN<br /> Qua quá trình nghiên cứu và ứng dụng các kỹ thuật điện tử và lập trình tiên tiến, nhóm<br /> đã tích hợp thành công nhiều công nghệ phần cứng, phần sụn và phần mềm để đưa ra thiết<br /> kế và chế tạo một thiết bị chuẩn đoán, phát hiện hỏng hóc làm việc hiệu quả nhưng với chi<br /> phí thấp hơn nhiều so với các sản phẩm cùng loại.<br /> Thành công của phương pháp này mở ra các hướng nghiên cứu mới cho việc chế tạo<br /> các thiết bị hỗ trợ kiểm tra, sửa chữa thuộc nhiều lĩnh vực như sản xuất chế tạo IC, bo<br /> mạch của các hãng điện tử, đặc biệt trong các hệ thống trang bị vũ khí, khí tài mới mà điện<br /> tử số đóng vai trò quan trọng như ra đa, tên lửa, hệ thống điều khiển trên tàu,... hay sửa<br /> chữa điện dân dụng.<br /> Lời cảm ơn: Nhóm tác giả xin chân thành cảm ơn tới Chỉ huy Nhà máy Z119/Quân<br /> chủng PK-KQ đã tạo điều kiện làm việc tốt nhất cho nhóm. Ngoài ra, nhóm cũng xin đuợc<br /> cảm ơn các cơ quan quản lý nghiên cứu khoa học của Viện KH-CN Quân sự đã hỗ trợ<br /> kinh phí và cử chuyên gia đóng góp nhiều ý kiến quý báu.<br /> <br /> <br /> TÀI LIỆU THAM KHẢO<br /> [1]. Alexander Miczo, “Digital Logic Testing and Simulation, Second Edition”, A John<br /> wiley & sons, INC., Publication (2003).<br /> [2]. ARM Limited, “Integrator/CM7TDMI User Guide”, ARM Ltd.(2001).<br /> [3]. ARM Limited, “Multi-ICE User Guide, Version 2.2”, ARM Ltd.(2002).<br /> [4]. ARM Limited, “AMBA Specification Rev.2.0 ”, ARM IHI 0011A, ARM Ltd. (2001).<br /> [5]. Duncan G. Elliott, “Computational RAM: A Memory-SIMD Hybrid”, PhD thesis, U. of<br /> Toronto, 1998.<br /> [6]. D. G. Elliott, M. Stumm, W. M. Snelgrove, C. Cojocaru, and R. McKenzie,<br /> “Computational RAM: Implementing Processors in Memory,” IEEE Design and Test<br /> of Compulers, Vol. 16, No.1 (1999), pp. 3241.<br /> <br /> <br /> <br /> <br /> 196 N.T.Học, T.Đ.Thiện, N.V.Sơn “Thiết kế và chế tạo thiết bị … tạo mẫu nhanh RPS.”<br /> Nghiên cứu khoa học công nghệ<br /> <br /> [7]. John C. Koob, Raymond J. Sung, Tyler L. Brandon, Daniel, A. Leder, Duncan G.<br /> Elliott, Bruce F. Cockbum, “Design of a 3D Fully-Depleted SOI Computational<br /> RAM”, ESSCIRC 2002, Florence, Italy (2002), pp. C-149.<br /> [8]. Postel J., “User Data Protocol”, RFC 768, USC/Information Sciences Institute (1980).<br /> [9]. Whitehead A., “Pinpoint IIR, Advanced Diagnostic System”,Diagnosys (2011).<br /> <br /> <br /> ABSTRACT<br /> DESIGN AND MANUFACTURING AUTOMATIC FUNCTION TEST EQUIPMENT<br /> FOR DIGITAL ELECTRONIC CARD<br /> BASED ON METHOD OF RPS<br /> This paper presents the method of designing and manufacturing digital<br /> electronic card tester with low cost and highly-reconfigurability. The equipment is<br /> controlled via a software application running on a personal computer. The testing<br /> input signal values of card are pre-created and stored in a database on the<br /> computer, then that values are loaded into memory of the device through an<br /> Ethernet connection. They are set up to 20Mhz-the frequency stimulation-to put to<br /> the input pins of the card being tested (DUT - Device Under Test). The output<br /> signals of the DUT are compared with sample values of a good same-type card that<br /> have been previously captured, to determine whether the DUT is good or fail. This<br /> method has been successfully applied in designing and manufacturing a diagnostic<br /> tester to detect failures of some functional cards of the KASTA-2E2 radar.<br /> Keywords: Automatic function test system, Rapid Prototyping System(RPS) , FPGA, KASTA-2E2.<br /> <br /> <br /> Nhận bài ngày 15 tháng 7 năm 2015<br /> Hoàn thiện ngày 15 tháng 8 năm 2015<br /> Chấp nhận đăng ngày 10 tháng 9 năm 2015<br /> 1<br /> Địa chỉ: Viện Công nghệ thông tin / Viện KH-CN Quân sự/ BQP.<br /> 2<br /> Nhà máy Z119/ Quân chủng PK-KQ.<br /> *<br /> Email : hocnt1978@gmail.com<br /> <br /> <br /> <br /> <br /> Tạp chí Nghiên cứu KH&CN quân sự, Số Kỷ niệm 55 năm Viện KHCNQS, 10 - 2015 197<br />