Giáo trình Kỹ thuật xung - số (Nghề: Điện công nghiệp - Cao đẳng): Phần 2 - Trường Cao đẳng Cơ điện Xây dựng Việt Xô

Chia sẻ: Hayato Gokudera | Ngày: | Loại File: PDF | Số trang:57

Thêm vào BST

Báo xấu

15
lượt xem 4
download

Download Vui lòng tải xuống để xem tài liệu đầy đủ

Giáo trình Kỹ thuật xung - số (Nghề: Điện công nghiệp - Cao đẳng) được biên soạn nhằm đáp ứng nhu cầu tiếp cận kỹ thuật hiện đại và được biên soạn theo chương trình khung của Bộ lao động thương binh xã hội. Giáo trình kết cấu gồm 9 bài và chia thành 2 phần, phần 2 trình bày những nội dung về: mạch dồn kênh, phân kênh; FLIP- FLOP; mạch đếm; mạch ghi; bộ nhớ; mạch biến đổi D/A, A/D;... Mời các bạn cùng tham khảo!

Chủ đề:

Bình luận(0) Đăng nhập để gửi bình luận!

Lưu

Nội dung Text: Giáo trình Kỹ thuật xung - số (Nghề: Điện công nghiệp - Cao đẳng): Phần 2 - Trường Cao đẳng Cơ điện Xây dựng Việt Xô

58 Bài 4:MẠCH DỒN KÊNH, PHÂN KÊNH Mã bài MĐ19.4 Giới thiệu Mạch đồn kênh và phân kênh là các mạch logic tổ hợp đóng vai trò quan trọng trong các thiết bị điện tử số cũng như các mạch điều khiển. Trong các thiết bị này thường có rất nhiều các đầu vào dự liệu, trong quá tình làm việc tuy theo yêu cầu và chế độ làm việc khác nhau phải lựa chọn đường dự liệu cần thiết để xử lý,đồng thời có những chế độ làm việc mà thiết bị phải đưa từ 1 nhuồn dữ liệu vào các địa chỉ khác nhau. Mục tiêu: - Trình bày được những kiến thức cơ bản của mạch dồn kênh, phân kênh; - Vẽ và giải thích được sơ đồ cấu trúc của mạch dồn kênh, phân kênh; - Thiết kế được các mạch dồn kênh, phân kênh đơn giản; - Lựa chọn, kiểm tra linh kiện và lắp ráp được các mạch ứng dụng hoạt động theo đúng yêu cầu; - Rèn luyện ý thức, tác phong làm việc nghiêm túc, khoa học, ý thức an toàn lao động. Nội dung: 1. Mạch dồn kênh. 1.1. Khái quát chung: 1.1.1. Khái Niệm: Mạch dồn kênh là một mạch logic tổ hợp có chức năng lựa chọn 1 trong các kênh dữ liệu đầu vào để đưa ra đầu ra duy nhất. Mạch dồn kênh được sử dụng rộng rãi trong các thiết bị điện tử số như Máy tính, điện thoại, máy thu hình số, các hệ thống tự động điều khiển …vvv.Sơ đồ khối của mạch dồn kênh được mô tả như sau: 1.1.2. Sơ đồ cấu trúc: ĐK D0 D1 MẠCH DỒN Di KÊNH F Dn-1 Hình 4-01: Sơ đồ khối mạch dồn kênh A0 Ai Ak-1 58
59 Trong đó: - D0 ÷ Dn-1 Là các đường dữ liệu đầu vào - F là đầu lấy ra dự liệu - A0 ÷ Ak-1 Là các đường đầu vào điều khiển - ĐK : Đầu vào điều kiện cho phép hoặc không cho phép mạch dồn kênh làm việc. Đầu vào điều kiện có 2 mức logic, nếu lựa chọn phương pháp điều khiển tích cực thì: + ĐK = 0 là chế độ không cho phép mạch làm việc, khi đó đầu ra không kết nối với bất kỳ đầu vào nào. + ĐK = 1 cho phép mạch làm việc 1.1.3. Nguyên lý làm việc: Nguyên lý làm việc của mạch dồn kênh như sau: Ứng với mỗi trạng thái logic được sử dụng của các đầu vào điều khiển thì đầu ra sẽ được kết nối với 1 trong các đầu vào. Số lượng các đầu vào điều khiển phải thỏa mãn theo yên cầu sau: 2k ≥ n, trong đó: - k: Là số lượng các đầu vào điều khiển, 2k là số các trạng thái logic tối đa của các đầu vào điều khiển - n là số lượng các đầu vào dữ liệu. 1.2. Thiết kế mạch dồn kênh; 1.2.1. Mạch dồn kênh 4/1 Mạch dồn kênh 4/1 là mạch dồn kênh với 4 đầu vào dữ liệu vì vậy ta lựa chọn số lượng đầu vào điều khiển k = 2 ( 2k = 4) a. Sơ đồ cấu trúc của mạch như sau: ĐK D0 D1 MẠCH DỒN KÊNH F D2 4/1 D3 Hình 4-02: Sơ đồ khối mạch dồn Kênh 4/1 b. Lập bảng trạng thái: Với 2 đầu vào điều khiểnAta có A4 trạng thái logic điều khiển là 00, 0 1 01,10,11 lần lượt để điều khiển kết nối các đầu vào đữ liệu từ D0 đến D3. Đầu vào điều kiện chọn phương pháp điều khiển tích cực ( ĐK =1 là mức điều khiển 59
60 cho phép mạch làm việc). Với việc lựa chọn như trên ta có bảng trạng thái như sau: ĐK A0 A1 F 1 0 0 D0 1 0 1 D1 1 1 0 D2 1 1 1 D3 c. Phương trình logic hàm đầu ra: F = ĐK(A0A1D0 + A0A1D1 + A0A1D2 + A0A1D3) d. Mạch logic tổ hợp: Từ phương trình logic hàm đầu ra ta vẽ được mạch logic tổ hợp như sau: ĐK D0 D1 F D2 D3 A0 A1 Hình 4-03: Sơ đồ mạch logic tổ hợp mạch dồn kênh 4/1 1.2.2. Mạch dồn kênh 8/1: Mạch dồn kênh 8/1 gồm có 8 đầu vào dữ liệu (n=8) như vậu số lượng đầu vào điều khiển k = 3. a, Sơ đồ cấu trúc: 60
61 ĐK D0 D1 D2 MẠCH D3 DỒN D4 KÊNH F D5 8/1 D6 D7 A0 A1 A2 Hình 4-04:Sơ đồ cấu trúc mạch dồn kênh 8/1 b. Bảng trạng thái: Với 3 đầu vào điều khiển ta có 8 trạng thái logic của các đầu vào điều khiển là : 000, 001, 010, 011, 100, 101, 110, 111. Được sư rdungj để điều khiển việc kết nối lần lượt các đầu vào dữ liệu từ D0 đến D7 với đầu ra vì vậy ta lập được bảng trạng thái như sau: ĐK A0 A1 A2 F 1 0 0 0 D0 1 0 0 1 D1 1 0 1 0 D2 1 0 1 1 D3 1 1 0 0 D4 1 1 0 1 D5 1 1 1 0 D6 1 1 1 1 D7 c. Phương trình logic hàm đầu ra: Từ bảng trạng thái trên ta có phương trình logic hàm đầu ra như sau: F = ĐK( A0A1A2D0 + A0A1A2 D1+ A0A1A2 D2+ A0A1A2D3 + A0A1A2D4 + A0A1A2D5 + A0A1A2 D6+ A0A1A2 D7). Từ phương trình logic của hàm đầu ra ta có mạch logic tổ hợp như sau: 61
62 ĐK D0 D1 D2 D3 D4 D5 D6 D7 A0 A1 A2 Hình 4-05: Mạch logic tổ hợp mạch dồn kênh 8/1 1.3. Thực hành lắp ráp mạch chọn kênh 4/1: Khi thực hành lắp ráp, khảo sát mạch chọng kênh 4/1 ta thực hiện theo trình tự như sau: Bước 1: Lựa chọn, kiểm tra linh kiện: Trong mạch logic tổ hợp của mạch chọn kênh 4/1 ta sử dụng các cổng NOT, OR, AND vì vậy ta lựa chọn các vi mạch cổng có mã hiệu và số lượng như sau: 62
63 - IC 74LS04: số lượng 01 - IC 74LS08: Số lượng 03 - IC 74LS32: Số lượng 01 Khi kiểm tra ta gắn các IC vào bo cắm đa năng sau đó cấp nguồn cho IC rồi tiến hành kiểm tra từng cổng theo bảng trạng thái của các cổng logic cơ bản. Bước 2: Kết nối mạch điện theo sơ đồ mạch logic tổ hợp: - Do các IC cổng OR, AND chỉ có 2 cửa vào vì vậy khi thực hiện cho các cổng logic nhiều cửa vào hơn 2 ta chỉ có thể cộng, nhân dần từng cặp theo thứ tự. - Các đầu vào điều khiển ta kết nối với các SW1,SW2 trên mô đun thực hành để điều khiển tạo ra các trạng thái logic khác nhau - Đầu ra ta kết nối với led - Các đầu vào ta kết nối với các SW3, SW4, SW5, SW6 - Nguồn cấp cho các vi mạch cổng ta sử dụng nguồn +5V - Đầu vào điều kiện ta kết nối vào SW7 Bước 3: Kiểm tra tính đúng đắn của sơ đồ. Bước 4: Cấp nguồn chạy thử và khảo sát trạng thái hoạt động của mạch: - Bật công tắc nguồn - Chuyển SW7 Lên mức 1 - Dùng SW1, SW2 Thay đổi các mức logic của các đầu vào dữ liệu theo trình tự 00, 01, 10, 11, Ở mỗi trạng thái ta dùng các SW thay đổi mức logic ở đầu vào tương ứng, quan sát mức logic ở đầu ra thông qua đèn led để từ đó rút ra kết luận. 2. Mạch phân kênh: 2.1. Khái quát chung: 2.1.1. Khái niệm: Mạch phân kênh là mạch chức năng có vai trò quan trọng trong các thiết bị điện tử số. Mạch phân kênh là một mạch logic tổ hợp có nhiệm vụ phân phối dự liệu đầu vào tới các đầu ra khác nhau theo yêu cầu của quá trình điều khiển. Ở mạch phân kênh chỉ có 1 đầu vào dữ liệu nhưng có nhiều đầu ra khác nhau, khi làm việc mạch phân kênh phải điều khiển sao cho đầu vào dữ liệu phải kết nối với 1 đầu ra theo yêu cầu. Gọi n là số lượng các đầu ra thì số lượng đầu vào điều khiển (k) phải thỏa mãn điều kiện là 2k ≥ n. 2.1.2. Sơ đồ cấu trúc: Một mạch phân kênh có sơ đồ cấu trúc như sau: 63
64 ĐK F0 F1 MẠCH D PHÂN Fi KÊNH Fn-1 A0 Ai Ak-1 Hình 4-06: Sơ đồ cấu trúc mạch phân kênh Trong đó: - D là đầu vào dữ liệu - A0 ÷ Ak-1 Là các đầu vào điều khiển - F0 ÷ Fn-1 Là các đầu ra dữ liệu - ĐK là đầu vào điều khiện cho phép hoặc không cho phép mạch phân kênh là việc. Khi lựa chọn mức điều khiển tích cực khi ĐK = 0 Thì đầu vào không kết nối với bất kỳ đầu ra nào; Khi ĐK = 1 thì đầu vào sẽ kết nối với 1 đầu ra nào đó tùy theo trạng thái điều khiển. 2.1.3. Nguyên lý làm việc: Nguyên lý làm việc của mạch phân kênh như sau: Ứng với mỗi trạng thái logic được sử dụng của các đầu vào điều khiển thì đầu vào sẽ được kết nối với 1 trong các đầu ra. số lượng các đầu vào điều khiển phải thỏa mãn theo yên cầu sau: 2k ≥ n Với: - k: Là số lượng các đầu vào điều khiển, 2k là số các trạng thái logic tối đa của các đầu vào điều khiển - n là số lượng các đầu ra. 2.2. Thiết kế mạch phân kênh 2.2.1. Mạch phân kênh 1/4. Mạch phân kênh 1/4 là mạch phân kênh gồm có 4 đầu ra vì vậy số lượng các đầu vào điều khiển là 2(k =2). a, Sơ đồ cấu trúc: 64
65 ĐK F0 MẠCH PHÂN F1 D KÊNH F2 1/4 F3 A0 A1 Hình 4-07: Sơ đồ cấu trúc mạch phân kênh 4/1 b, Bảng trạng thái: ĐK A0 A1 F0 F1 F2 F3 1 0 0 D 0 0 0 1 0 1 0 D 0 0 1 1 0 0 0 D 0 1 1 1 0 0 0 D c, Phương trình logic các hàm đầu ra: - F0 = ĐK.D.A0A1 - F1 = ĐK.D.A0A1 - F2 = ĐK.D.A0A1 - F3 = ĐK.D.A0A1 d, Mạch logic tổ hợp: Từ phương trình logic các hàm đầu ra ta có mạch logic tổ hợp như sau: ĐK D F0 F1 F2 F3 A0 Hình 4-08: Sơ đồ mạch logic tổ hợp A1 mạch phân kênh 1/4 2.2.2. Mạch phân kênh 1/8. Mạch phân kênh 1/8 gồm 8 đầu ra như vậy cần 3 đầu vào điền khiển a, Sơ đồ cấu trúc: 65
66 ĐK F0 F1 MẠCH F2 PHÂN KÊNH F3 D 1/8 F4 F5 F6 F7 A0 A1 A2 Hình 4-09: Sơ đồ cấu trúc mạch phân kênh 1/8 b, Bảng trạng thái: ĐK A0 A1 A2 F0 F1 F2 F3 F4 F5 F6 F7 1 0 0 0 D 0 0 0 0 0 0 0 1 0 0 1 0 D 0 0 0 0 0 0 1 0 1 0 0 0 D 0 0 0 0 0 1 0 1 1 0 0 0 D 0 0 0 0 1 1 0 0 0 0 0 0 D 0 0 0 1 1 0 1 0 0 0 0 0 D 0 0 1 1 1 0 0 0 0 0 0 0 D 0 1 1 1 1 0 0 0 0 0 0 0 D Từ bảng trạng thái trên ta có phương trình logic các hàm đầu ra như sau: - F0 = ĐK.D.A0A1A2; F1 = ĐK.D.A0A1A2 - F2 = ĐK.D.A0A1A2; F3 = ĐK.D.A0A1A2 - F4 = ĐK.D.A0A1A2; F5 = ĐK.D.A0A1A2 - F6 = ĐK.D.A0A1A2; F7 = ĐK.D.A0A1A2. c, Mạch logic tổ hợp: Từ phương trình logic các hàm đầu ra ta có mạch logic tổ hợp của mạch phân kênh 1/8 như sau: 66
67 ĐK D F0 F1 F2 F3 F4 F5 F6 F7 A0 A1 A2 Hình 4-10: Sơ đồ mạch logic tổ hợp mạch phân kênh 1/8 2.3. Thực hành : Lắp ráp, khảo sát mạch phân kênh ¼ Trình tự tiến hành lắp ráp khảo sát mạch phân kênh 1 đầu vào, 4 đầu ra được thực hiện như sau: Bước 1: Lựa chọn, kiểm tra linh kiện: Trong mạch logic tổ hợp của mạch phân kênh ¼ ta sử dụng các cổng NOT, AND vì vậy ta lựa chọn các vi mạch cổng có mã hiệu và số lượng như sau: 67
68 - IC 74LS04: số lượng 01 - IC 74LS08: Số lượng 03 Khi kiểm tra ta gắn các IC vào bo cắm đa năng sau đó cấp nguồn cho IC rồi tiến hành kiểm tra từng cổng theo bảng trạng thái của các cổng logic cơ bản. Bước 2: Kết nối mạch điện theo sơ đồ mạch logic tổ hợp: - Do các IC cổng OR, AND chỉ có 2 cửa vào vì vậy khi thực hiện cho các cổng logic nhiều cửa vào hơn 2 ta chỉ có thể cộng, nhân dần từng cặp theo thứ tự. - Các đầu vào điều khiển ta kết nối với các SW1,SW2 trên mô đun thực hành để điều khiển tạo ra các trạng thái logic khác nhau - Các đầu ra ta kết nối với các led trên mô đun thực hành - Đầu vào ta kết nối với nguồn xung - Nguồn cấp cho các vi mạch cổng ta sử dụng nguồn +5V - Đầu vào điều kiện ta kết nối vào SW0 Bước 3: Kiểm tra tính đúng đắn của sơ đồ. Bước 4: Cấp nguồn chạy thử và khảo sát trạng thái hoạt động của mạch: - Bật công tắc nguồn - Chuyển SW7 Lên mức 1 - Dùng SW1, SW2 Thay đổi các mức logic của các đầu vào dữ liệu theo trình tự 00, 01, 10, 11, Ở mỗi trạng thái ta quan sát tín hiệu xung được thể hiện ở các đầu ra thông qua các đèn led để từ đó rút ra kết luận. 68
69 BÀI 5 : FLIP-FLOP Mã bài: MĐ19.05 Giới thiệu: FLIP – FLOP được viết tắt là FF là mạch logic có nhớ. ở FF mức logic ở đầu ra không những phụ thuộc mức logic ở các đầu vào điều khiển mà nó còn phụ thuộc vào mức logic của chúng ở trạng thái trước đó. Cấu trúc của FF bao gồm: - 2 đầu ra có tính liên hợp được ký hiệu là Q và Q (2 đầu ra này luôn có mức logic đối ngược nhau. - Các đầu vào điều khiển được chia làm 2 loại: + Đầu vào điều khiển trực tiếp: Là các đầu vào có tác dụng điều khiển trực tiếp mức logic ở đầu ra; các của vào được ký hiệu khác nhau tùy theo từng loại FF + Đầu vào điều khiển đồng bộ: Là các đầu vào mà tác dụng điều khiển của chúng chỉ được phát huy khi xuất hiện xung đồng bộ đưa vào của tiếp nhận xung đồng bộ. Các của vào điều khiển đồng bộ được sư dụng để đặt tên cho các loại FF. + Cửa tiếp nhận xung đồng bộ: Các cửa tiếp nhận xung đồng bộ được ký hiệu là Ck, Cp. Sự thay đổi mức logic ở đầu ra dưới tác dụng của cửa vào điều khiển đồng bộ có thể tác dụng tại thời điển xuất hiện xung đồng bộ hoặc thời điểm kết thúc xung đồng bộ. Nếu của vào xung đồng bộ không có dấu chấm(ký hiệu đảo) thì tác dụng điều khiển của cửa vào điều khiển đồng bộ xảy ra ở thời điểm xuất hiện xung ( thềm trước của xung đồng bộ), nếu của vào của xung đồng bộ có dấu chấm thì tác dụng điều khiển của cửa vào điều khiển đồng bộ sẽ xảy rataij thời điểm kết thúc xung đông bộ( thềm sau của xung). FF được chế tạo nhiều loại khác nhau với cấu trúc và các đặc tính điều khiển khác nhau. Tên của các loại FF thường lấy tên của các của vào điều khiển. Mục tiêu: - Trình bày được đặc điểm cấu trúc và đặc tính điều khiển của các loại FF - Trình bày được sơ đồ chân của các vi mạch FF thông dụng; - Khảo sát, kiểm tra được các FF trong các vi mạch thông dụng. - Rèn luyện tác phong, thái độ làm việc nghiêm túc, an toàn lao động. Nội dung: 1. Flip – Flop S-R 1.1. Cấu trúc của FFRS: 69
70 FF RS là loại FF không có các của vào điều khiển đồng bộ mà chỉ có 2 cửa vào điều khiển trực tiếp, sơ đồ cấu trúc của FF được thể hiện như hình vẽ sau: S Q FFRS R Q Hình 5-01: Sơ đồ cấu trúc của FF RS Trong đó: 2 của vào điều khiển là: - S (set) - R (Reset). 2 của ra có tính liên hợp là Q, Q. 1.2. Đặc tính điều khiển: Tác dụng điều khiển của các của vào điều khiển trực tiếp được thể hiện qua bảng trạng thái như sau: S R Qn+1 Qn+1 0 0 Qn Qn 0 1 0 1 1 0 1 0 1 1 T thái Cấm Như vậy ở FFRS có 2 trạng thái điều khiển đặc biệt cụ thể là: - Khi S =0, R = 0 Thì trạng thái logic 2 đầu ra không thay đổi so với trước đó - Khi S = 1, R = 1 sẽ làm cho mức logic ở 2 đầu ra giống nhau(mất tính liên hợp vì vậy đây là trạng thái điều khiển không được phép sử dụng( Trạng thái cấm). 2. Flip – Flop RST: 2.1. Cấu trúc của FF RST FF RST là loại FF ngoài 2 cửa vào điều khiển trục tiếp được ký hiều là SD Và RD còn có 2 cửa vào điều khiển đồng bộ được ký hiệu là S và R. do có các của vào điều khiển đồng bộ vì vậy nó còn có thêm cửa tiếp nhận xung đồng bộ ký hiệu là CP hoặc Ck. Hình vẽ quy ước của FFRST được thể hiện như sau: 70
71 SD S Q Cp FF RST R Q RD Hình 5-02: Sơ đồ cấu trúc của FF RST 2.2. Đặc tính điều khiển: - Tác dụng điều khiển của 2 cửa vào điều khiển trực tiếp hoàn toàn tương tự như FFRS - Tác dụng điều khiển của 2 cửa vào điều khiển động bộ chỉ làm thay đổi mức logic ở các đầu ra khi có xung đồng bộ đặt vào cửa CP. Theo ký hiệu qui ước trên hình vẽ thì tác dụng điều khiển của các cửa vào điều khiển đồng bộ xảy ra ở thềm sau của xung đồng bộ. Đặc tính điều khiển của cửa vào điều khiển dồng bộ được thể hiện ở bảng sau: CP S R Qn+1 Qn+1 0 0 Qn Qn 0 1 0 1 1 0 1 0 1 1 T. thái Cấm Khi không có xung đồng bộ xuất hiện ở cửa vào CP Thì cửa vào điều khiển đồng bộ không có tác dụng. Như vậy ở FFRST Tuy có thêm 2 cửa vào điều khiển đồng bộ, khả năng điều khiển phong phú hơn, đa dạng hơn nhưng vẫn tồn tại trạng thái cấm vì vậy hạn chế khả năng điều khiển của FF. Trong trường hợp cần nhiều cửa vào điều khiển đồng bộ thì các cửa vào điều khiển đồng bộ cùng loại sẽ được liên hệ qua cổng AND 71
72 SD Si S Q Cp FFRST Ri R Q RD Hình 5-03: Sơ đồ cấu trúc của FFRST có nhiều cửa vào 3. Flip - Flop J K: Ta thấy 2 loại FFRS và FFRST có nhược điểm cơ bản là tồn tại trạng thái cấm gây khó khăn và hạn chế khả năng điều khiển của FF. Để khắp phục nhược điểm trên Từ FF RST ta cải tiến về cấu tạo của mạch để từ đó khắp phục được trạng thái cấm trong quá trình điều khiển, FF mới được tạo ra được gọi là FFJK hay còn gọi là FF vạn năng. 3.1. Cấu trúc của FF JK. Cấu trúc của FF JK Bao gồm: - Có 2 cửa vào điều khiển trực tiệp được ký hiệu là SD và RD. - Có 2 cửa vào điều khiển đồng bộ được ký hiệu là J, K - Có 1 cửa vào tiếp nhận xung đồng bộ ký hiệu là CP(Ck) - Có 2 cửa ra có tính liên hợp ký hiệu là Q và Q Hình biểu diễn của FF JK được thể hiện như hình vẽ: SD J Q Bảng 2 Cp FFJK K Q RD Hình 5-04: Sơ đồ cấu trúc của FFJK Trong trường hợp có nhiều cửa vào điều khiển đồng bộ thì các cửa vào cùng loại được liên hệ với nhau qua cổng AND và được thể hiện như hình vẽ: 72
73 SD Ji J Q Cp FFRST Ki K Q RD Hình 5-05: Sơ đồ cấu trúc của FFJK có nhiều cửa vào 3.2. Đặc tính điều khiển: - Tác dụng điều khiển của các cửa vào điều khiển trực tiếp tương tự như các loại FF RS và FF RST. - Tác dụng điều khiển của các cửa vào điều khiển đồng bộ chỉ phát huy khi xuất hiện xung đồng bộ ở cửa CP và được thể hiện như bảng sau: CP J K Qn+1 Qn+1 0 0 Qn Qn 0 1 0 1 1 0 1 0 1 1 Qn Qn Như vậy ở trạng thái điều khiển J = 1, K = 1 không bị cấm mà ở trạng thái này sẽ làm cho mức logic ở các đầu ra đảo trạng thái cho nhau. Do đặc tính điều khiển vạn năng của FF JK vì vậy trong thực tế loại FF này được sử dụng ở hầu hết các mạch logic dãy. 4. FLIP – FLOP D. 4.1. Cấu trúc của FF D. FF D có đặc điểm cấu trúc như sau: - Có 2 cửa vào điều khiển trực tiếp được ký hiệu là SD và RD; - Có 1 cửa vào điều khiển đồng bộ được ký hiệu là D; - Có 1 cửa vào tiếp nhận xung đồng bộ ký hiệu là - Có 2 cửa ra có tính liên hợp ký hiệu là Q và Q Hình biểu diễn của FF D được thể hiện như hình vẽ: 73
74 SD D Q CDp FF D Q RD Hình 5-06: Sơ đồ cấu trúc của FFD 4.2. Đặc tính điều khiển: - Tác dụng điều khiển của các cửa vào điều khiển trực tiếp tương tự như các loại FF RS và FF RST. - Tác dụng điều khiển của cửa vào điều khiển đồng bộ D chỉ phát huy khi xuất hiện xung đồng bộ ở cửa CP và được thể hiện như bảng sau: CP D Qn+1 Qn+1 0 0 1 1 1 0 5. FLIP – FLOP T. 5.1. Cấu trúc của FF D. FF T có đặc điểm cấu trúc như sau: - Có 2 cửa vào điều khiển trực tiếp được ký hiệu là SD và RD; - Có 1 cửa vào điều khiển đồng bộ được ký hiệu là T; - Có 1 cửa vào tiếp nhận xung đồng bộ ký hiệu là; - Có 2 cửa ra có tính liên hợp ký hiệu là Q và Q. Hình biểu diễn của FF T được thể hiện như hình vẽ: SD T Q Cp FF D Q Hình 5-07: Cấu trúc của FFT RD 5.2. Đặc tính điều khiển: - Tác dụng điều khiển của các cửa vào điều khiển trực tiếp tương tuwk như các loại FF RS và FF RST. 74
75 - Tác dụng điều khiển của các cửa vào điều khiển đồng bộ chỉ phát huy khi xuất hiện xung đồng bộ ở cửa CP và được thể hiện như bảng sau: CP T Qn+1 Qn+1 0 Qn Qn 1 Qn Qn Như vậy đối với FF T khi cửa vào điều khiển động bộ có mức 0 thì trạng thái logic ở đầu ra không thay đổi, khi T = 1 sẽ làm cho mức logic ở 2 đầu ra đổi cho nhau. Trong các thiết bị điện tử số FF là phần tử hết sức quang trọng, nó là các phần tử chính trong các mạch đếm, mạch ghi, các bộ nhớ…vvv. 6. Một số Vi mạch FF thông dụng. Các loại FF thông dụng thường được chế tạo tích hợp trong các vi mạch, sau đây xin giới thiệu 1 số vi mạch FF phổ biến như sau: 6.1. IC 74LS73: 1J 1Q 1Q GND 2K 2Q 2Q 14 8 74LS73 1 7 1CP 1CLR 1K +5V 2CP 2CLR 2J IC 74LS73 gồm 2 FF JK, mỗi FF JK chỉ có I cửa vào điều khiển trực tiếp là cửa vào CLR tác dụng điều khiển của cửa vào điều khiển trực tiếp như sau: - CLR = 0 sẽ vô hiệu hóa tác dụng điều khiển của các cửa vào điều khiển đồng bộ và khi đó Q = 0 - CLR = 1 sẽ khôi phục tác dụng điều khiển của các cửa vòa điều khiển đồng bộ, Thời điểm tác dụng điều khiển của các cửa vào điều khiển đồng bộ đối với các đầu ra ở thời điểm xườn xuốn của xung đồng bộ. 6.2. IC 74LS76: 1J 1Q 1Q GND 2K 2Q 2Q 2J 16 9 74LS76 1 8 1CP 1PR 1CLR 1K 5V 2CP 2PR 2CLR 75
76 74LS76 gồm 2 FF JK, mỗi FF JK chỉ có 2 cửa vào điều khiển trực tiếp là cửa vào PR, CLR. Tác dụng điều khiển của cửa vào điều khiển trực tiếp như sau: - CLR = 0,PR = 0, sẽ vô hiệu hóa tác dụng điều khiển của các cửa vào điều khiển đồng bộ và khi đó Q = 0 - CLR = 1, PR = 1, sẽ khôi phục tác dụng điều khiển của các cửa vòa điều khiển đồng bộ, Thời điểm tác dụng điều khiển của các cửa vào điều khiển đồng bộ đối với các đầu ra ở thời điểm xườn xuốn của xung đồng bộ. 6.3. IC 74LS74: 5V 2CLR 2D 2CP 2PR 2Q 2Q 14 8 74LS74 1 7 1CLR 1D 1CP 1PR 1Q 1Q GND IC 74LS74 gồm 2 FF D hoạt động độc lập, sơ đồ chức năng các chân như hình vẽ. Tác dụng điều khiển của các cửa vào điều khiển trực tiếp hoàn toàn tương tự như IC 74LS76. 7. Thực hành khiểm tra, khao sát vi mạch FF. Khi thực hành khảo sát, kiểm tra các FF trong các vi mạch ta tiến hành theo trình tự sau: Bước 1: Đọc và nghiên cứu kỹ sơ đồ chân của các vi mạch; Bước 2: Gắn các vi mạch vào bo cắm đa năng; Bước 3: Kết nối mạch điện khảo sát: - Kết nối các chân nguồn của IC vào mạch nguồn +5V, GND - Kết nối 2 đầu ra của các FF vào 2 đền led trên mô đun thực hành - Các chân điều khiển trực tiếp, điều khiển đồng bộ vào các SW trên mô đun thực hành - Kết nối cửa vào CP vào nguồn xung trên mô đun thực hành Bước 4: Kiểm tra tính đúng đắn của mạch điện kết nối Bước 5: Bật công tắc nguồn trên mô đun thực hành, điều chỉnh xung đồng bộ ở tần số thấp nhất (1HZ), chuyển các SW nối với các chân điệu khiển trực tiếp lên mức 1 rồi lần lượt dùng các SW thay đổi trạng thái logic của các cửa vào điều khiển đồng bộ theo bảng trạng thái của mỗi loại FF, quan sát sự thay đổi mức logic của các đầu ra trong từng trạng thái và thời điển thay đổi của chúng theo xung đồng bộ rồi từ đó rút ra kết luận. 76
77 77