Mạch tuần tự FlipFlop và ghi dịch

Chia sẻ: Long Long | Ngày: | Loại File: PPT | Số trang:89

Thêm vào BST

Báo xấu

693
lượt xem 185
download

Download Vui lòng tải xuống để xem tài liệu đầy đủ

Mạch tuần tự FlipFlop dùng để khắc phục hiện tượng ngõ ra bất ổn (Q và tạm thời ở cùng trạng thái) do cả S và R cùng ở mức cao. Flip flop JK có cấu tạo gồm flip flop RS có mắc thêm 2 cổng AND để tránh trạng thái cấm. Do sự hồi tiếp của ngõ vào FF RS là S =J, R =KQ.

Chủ đề:

Bình luận(2) Đăng nhập để gửi bình luận!

Lưu

Nội dung Text: Mạch tuần tự FlipFlop và ghi dịch

NỘI DUNG CHÍNH:
KHÁI QUÁT: Mạch số được chia ra làm 2 loại lớn: Mạch tuần tự (Sequential circuit) Mạch tổ hợp (Combinational circuit) •Tính nhớ Trạng •Tính đồng bộ thái trước đó Mạch tổ hợp Mạch tuần tự Trạng thái ngõ vào
5.1 MẠCH CHỐT RS VÀ FLIP FLOP RS S Q Ngõ Ngõ Chốt ra vào R Q Hình: Mạch chốt RS Nhận xét: Mạch có 2 ngõ vào là R và S và 2 ngõ ra Q và Q trong đó 2 ngõ ra bao giờ cũng bù nhau
5.1 MẠCH CHỐT RS VÀ FLIP FLOP RS 1. Cấu tạo mạch chốt: Được tạo bởi 2 cổng NAND có hồi tiếp chéo. Hai ngõ vào được gọi là S (viết tắt cho Set) và R (viết tắc cho Reset) S N1 Q Q N2 Q R Ngoài ra có thể thay 2 cổng NAND thành 2 cổng NOR * Không đổi: so với trạng thái trước nó.
5.1 MẠCH CHỐT RS VÀ FLIP FLOP RS  Ứng dụng của mạch chốt: Mạch chống dội • Mạch dùng nút nhấn, nút bật. Sự • Mạch logic có công dội tắc ấn tương đối xa Trạng thái ngõ ra của mạch logic có thể thay đổi nhiều lần trước khi ổn định ở trạng thái ta mong muốn.
5.1 MẠCH CHỐT RS VÀ FLIP FLOP RS 1. Ứng dụng của mạch chốt: Mạch chống dội Cay Viet.swf
5.1 MẠCH CHỐT RS VÀ FLIP FLOP RS 1. Ứng dụng của mạch chốt: Dao động tạo sóng vuông: 3 điện trở và 2 tụ điện được lắp thêm vào. Điện trở phải được chọn ở trạng thái sao cho trạng thái 2 cổng khác 0 mà ở trong vùng tuyến tính (giữa 0.9V và 1.6V đối với TTL) để sự nạp xả điện của 2 tụ sẽ khiến cho các ngõ vào chuyển mạch giữa mức logic “0” và “1”.
5.1 MẠCH CHỐT RS VÀ FLIP FLOP RS 1. Flip Flop RS: S N1 Q CK N2 Q R * Clock tác động ở mức cao
5.1 MẠCH CHỐT RS VÀ FLIP FLOP RS 1. Flip Flop nảy ở mức cao hay mức thấp của đồng Mức cao hồ: τ Cạnh xuống Cạnh lên Chu kỳ T Hình : Tính hiệu đồng hồ Mức thấp Tín hiều đồng hồ: là tín hiệu hình vuông tuần hoàn (thông thường: đối xứng) có khổ rộτng xung nhỏ hơn hay bằng phân nữa chu kì T. Tính hiệu thực tế cho dù có thời tăng và thời giảm dầu nhỏ nhưng cũng khác 0 nên cạnh lên và cạnh xuống có một độ dốc nào đó.
5.1 MẠCH CHỐT RS VÀ FLIP FLOP RS 1. Flip Flop nảy ở mức cao hay mức thấp của đồng hồ: Clock tác động ở mức cao: Clock tác động ở mức thấp:  Khi đông hồ ở mức cao:  Khi đông hồ ở mức thì ngõ vào thay đổi sẽ làm ngõ ra thấp: thì ngõ vào thay đổi sẽ làm thay đổi. ngõ ra thay đổi. Khi đồng hồ ở mức Khi đồng hồ ở mức cao: thấp: bất chấp ngõ vào thay đổi bất chấp ngõ vào thay đổi thì ngõ thì ngõ ra cũng không đổi ra cũng không đổi S Q S Q CK CK R Q Q R
5.2 FLIP FLOP JK: 1. Cấu tạo mạch chốt:  Flip flop JK dùng để khắc phục hiện tượng ngõ ra bất ổn Q (Q và tạm thời ở cùng trạng thái) do cả S và R cùng ở mức cao
5.2 FLIP FLOP JK: 1. Cấu tạo mạch chốt:  Flip flop JK có cấu tạo gồm flip flop RS có mắc thêm 2 cổng AND để tránh trạng thái cấm. Do sự hồi tiếp của Q ngõ vào FF RS là S =J , R =KQ. Mạch hoạt động theo bảng chân trị như hình vẽ sau:
5.2 FLIP FLOP JK:
5.2 FLIP FLOP JK: 1. Sự đua vòng quanh:  Flip flop JK có đồng hồ tác động vào tầng đầu thay vì vào FF RS. τ Mạch của FF JK và sự đưa vòng quanh
5.2 FLIP FLOP JK: 1. Cấu tạo chủ tớ:  Để tránh sự đua vòng quanh, ta cấu tạo flip flop JK như sau: MASTER SLAVE 1 CK 0
5.2 FLIP FLOP JK: 1. Cấu tạo chủ tớ:  Tầng tớ đổi trạng thái tức FF đổi trạng thái khi từ CK = 1 xuống CK = 0 nên trong ký hiệu của FF chủ tớ, người ta thêm dấu để biểu thị điều này. Mạch FF chủ tớ được nảy bởi | | mức hay bởi xung. J | | Q CK | | Q K
5.2 FLIP FLOP JK: 1. Flip Flop nảy bằng cạnh (sườn) của đồng hồ: Ta có thể tránh hiện tượng đua vòng quanh nếu xung đồng hồ hẹp và đã cách làm cho flip flop chuyển mạch theo cạnh (sườn) (Edge triggered) thay vì theo mức.
FF 74LS109AN – JK Possitive Edge Triggered flip flop J K CK Q 0 0 ↑ Q0 CK 0 1 ↑ 0 1 0 ↑ 1 1 1 ↑ Q0
FF 74LS112AN – JK Negative Edge Triggered Flip flop J R CK Q J Q 0 0 ↓ Q0 CK 0 1 ↓ 0 1 0 ↓ 1 R Q 1 1 ↓ Q0