zunia.vn

Tuyển sinh 2024 dành cho Gen-Z

zunia.vn

» Kỹ Thuật - Công Nghệ

» Điện - Điện tử

Nghiên cứu đề xuất nâng cao bảo mật chống tấn công kênh bên cho hệ vi xử lý kiến trúc RISC-V được tích hợp lõi AES-128

Chia sẻ: Phó Cửu Vân | Ngày: | Loại File: PDF | Số trang:5

Báo xấu

16
lượt xem 2
download

Download Vui lòng tải xuống để xem tài liệu đầy đủ

Bài viết "Nghiên cứu đề xuất nâng cao bảo mật chống tấn công kênh bên cho hệ vi xử lý kiến trúc RISC-V được tích hợp lõi AES-128" nhằm đánh giá về khả năng dễ bị tấn công bảo mật đối với các hệ thống mã hóa AES-128 trước phương pháp tấn công phân tích kênh bên công suất tiêu tụ. Tiếp theo, chúng tôi đề xuất biện pháp chống tấn công bằng cách thay đổi xung nhịp ngẫu nhiên cho khối mã hóa sử dụng kỹ thuật trải phổ (SSCG: Spread-Spectrum Clock Generation). Mời các bạn cùng tham khảo!

Chủ đề:

Bình luận(0) Đăng nhập để gửi bình luận!

Lưu

Nội dung Text: Nghiên cứu đề xuất nâng cao bảo mật chống tấn công kênh bên cho hệ vi xử lý kiến trúc RISC-V được tích hợp lõi AES-128

Hội nghị Quốc gia lần thứ 26 về Điện tử, Truyền thông và Công nghệ Thông tin (REV-ECIT2023) Nghiên cứu đề xuất nâng cao bảo mật chống tấn công kênh bên cho hệ vi xử lý kiến trúc RISC-V được tích hợp lõi AES-128 Lưu Văn Tuấn1, Nguyễn Viết Dương1*, Trịnh Quang Kiên1, Hoàng Văn Phúc1, Nguyễn Văn Trung1, Đào Bá Anh2 1 Đại học Kỹ thuật Lê Quý Đôn, số 236 Hoàng Quốc Việt, Hà Nội 2 Học viện Kỹ thuật Mật mã, Thanh Xuân, Hà Nội Email*: nguyenvietduong210896@gmail.com Tóm tắt — Các hệ thống mã hóa tích hợp trên chip đang tấn công bảo mật có thể khai thác lỗ hổng bảo mật này một trở nên ngày càng phổ biến. Trong các hệ thống này, các bộ cách hiệu quả, các cuộc tấn công phân tích kênh bên công tăng tốc mã hóa được tích hợp với nhân xử lý cho phép người suất đã trở nên ngày càng phổ biến với các kỹ thuật, công dùng khai thác được cả tính linh hoạt của phần mềm và hiệu nghệ ngày càng hiện đại. Các nghiên cứu trước đây đã chỉ ra năng cao của phần cứng. Trước hết, bài báo này nhằm đánh giá về khả năng dễ bị tấn công bảo mật đối với các hệ thống mã rằng các cuộc tấn công bằng SCA có thể dễ dàng phá vỡ bảo hóa AES-128 trước phương pháp tấn công phân tích kênh bên mật của nhiều triển khai mã hóa khác nhau. Do đó, cần công suất tiêu tụ. Tiếp theo, chúng tôi đề xuất biện pháp chống nghiên cứu về khả năng chống tấn công bằng SCA trên SoC tấn công bằng cách thay đổi xung nhịp ngẫu nhiên cho khối mã mã hóa. hóa sử dụng kỹ thuật trải phổ (SSCG: Spread-Spectrum Clock Trong nghiên cứu này, trước tiên nhóm tác giả đã thực Generation). Kết quả thực nghiệm cho thấy mức độ rò rỉ bảo hiện khảo sát và khẳng định các cuộc tấn công phân tích mật của hệ thống được cải thiện hơn 182 lần so với khi không kênh bên công suất thực tế trên các SoC mã hóa tích hợp là áp dụng biện pháp bảo vệ. khả thi khi chưa áp dụng biện pháp bảo vệ. Sau đó, nhóm tác giả đề xuất một phương pháp thiết kế để tăng cường khả Keywords—Bảo mật phần cứng, RISC-V SoC, AES, MMCM, SSCG. năng chống lại cuộc tấn công phân tích kênh bên công suất trên các SoC mã hóa tích hợp, thực hiện đánh giá khả năng kháng rò rỉ kênh bên công suất. Phương pháp được đề xuất I. GIỚI THIỆU được gọi là chống tấn công SCA bằng cách thay đổi xung Hiện nay, các hệ thống trên chip (SoC: System on Chip) nhịp ngẫu nhiên cho khối mã hóa sử dụng kỹ thuật trải phổ đang trở thành giải pháp quan trọng cho các hệ thống nhúng (SSCG: Spread-Spectrum Clock Generation). Nhóm tác giả với hiệu năng cao. Tiến bộ trong công nghệ chế tạo VLSI thực hiện đánh giá hiệu quả của phương pháp đề xuất bằng cho phép tích hợp hầu hết các thành phần của một hệ thống cách tích hợp bộ tăng tốc mã hóa phần cứng AES-128 với máy tính truyền thống vào một SoC duy nhất. Các thành xung nhịp được trải phổ với một RISC-V SoC, thực hiện phần này thường bao gồm một số nhân xử lý, bộ nhớ, các toàn bộ RISC-V SoC trên bo mạch FPGA Sakura-X và đánh mạch ngoại vi hoặc có thêm các bộ tăng tốc phần cứng. Các giá khả năng kháng rò rỉ bảo mật qua kênh bên công suất nhân xử lý có thể là một bộ điều khiển, vi xử lý hoặc bộ xử thông qua tiêu chuẩn TVLA (Test Vector Leakage lý chuyên dụng cho ứng dụng cụ thể. Những kiểu kiến trúc Assessment). Trong thiết kế RISC-V SoC, phương pháp đề này cho phép người dùng tận dụng được tính linh hoạt của xuất cho phép bộ tăng tốc AES-128 hoạt động với các tần số phần mềm cùng với khai thác được hiệu năng tính toán của xung clock ngẫu nhiên được tạo ra bằng cách sử dụng IP phần cứng. MMCM trong chế độ trải phổ, với các tham số như sau: tần RISC-V là một kiến trúc máy tính với tập lệnh đơn giản số đầu vào 50 MHz, jitter optimation là balanced, chế độ trải hóa thế hệ thứ 5, có mã nguồn mở, thuận tiện cho việc thiết phổ là center high, tần số trung tâm đầu ra là 100 MHz, độ kế và triển khai các lõi xử lý hay lõi vi điều khiển. Các nhà rộng điều chế là 250 KHz. thiết kế có thể tùy biến lõi, giao thức kết nối, tích hợp thêm Phần tiếp theo của bài báo này được tổ chức như sau. các ngoại vi, bộ tăng tốc phần cứng chuyên dụng đáp ứng Phần II trình bày các khái niệm quan trọng và trình bày theo các yêu cầu riêng của từng hệ thống cụ thể. Do đó, phương án đề xuất. Phần III đánh giá và so sánh hiệu quả RISC-V đã trở thành một giải pháp rất phù hợp cho phát bảo vệ của phương án đề xuất so với khi không có biện pháp triển các hệ thống SoC chuyên dụng, các thiết kế có tính tùy bảo vệ. Cuối cùng, Phần IV là kết luận và nhấn mạnh các biến cao. Trong xu hướng phát triển mạnh mẽ của các ứng kết quả mà nhóm tác giả đã đề xuất trong bài báo này. dụng sử dụng SoC trong thời kỳ chuyển đổi số và IoT, các II. PHƯƠNG ÁN ĐỀ XUẤT hệ thống này thường được đảm nhiệm các vai trò quan trọng như là trung tâm thu thập, xử lý dữ liệu, các nút mã hóa, giải 2.1. Thiết bị mục tiêu mã và truyền nhận dữ liệu, nơi chứa nhiều thông tin nhạy Bài báo này sử dụng kiến trúc RISC-V SoC 32 bit để cảm của hệ thống. Từ đó, vấn đề bảo mật trên các hệ thống thực hiện các thử nghiệm. RISC-V SoC này là một biến thể SoCs này đã trở thành mối quan tâm tất yếu trong thực tế. của hệ thống RISC-V an toàn trong báo cáo của TS. Hoàng Trong các vấn đề về rò rỉ bảo mật, sự rò rỉ thông tin nhạy Trọng Thức và các cộng sự [1] nghiên cứu xây dựng môi cảm của hệ thống qua phân tích kênh bên (SCA: Side trường môi trường thực thi tin cậy Keystone (TEE). RISC-V Channel Analysis) là rất lớn và là vấn đề không thể tránh SoC mục tiêu được tạo ra bằng cách sử dụng mã nguồn mở khỏi của mọi hệ thống, mặc dù các giải pháp bảo vệ dữ liệu Chipyard [2]. Mã nguồn mở Chipyard này cung cấp nhiều bằng các giải thuật mã hóa mạnh mẽ tới mức nào. Những kẻ công cụ và trình biên dịch có thể tổng hợp thành phần cứng ISBN 978-604-80-8932-0 477
Hội nghị Quốc gia lần thứ 26 về Điện tử, Truyền thông và Công nghệ Thông tin (REV-ECIT2023) dựa trên bộ thư viện Chisel, mã nguồn này rất thuận lợi cho Nhóm tác giả đã điều chỉnh RISC-V SoC nhằm triển các nhà nghiên cứu sử dụng và phát triển các RISC-V SoC khai phương pháp chống tấn công đề xuất. Hình 2 mô tả cần sự tùy chỉnh kiến trúc, hệ thống. Kiến trúc của RISC-V kiến trúc RISC-V SoC đã được sửa đổi. Tín hiệu xung nhịp SoC mục tiêu này được mô tả như trong Hình 1. được sử dụng cho toàn bộ hệ thống là 50 MHz được tạo ra SoC được tích hợp một nhân RISC-V Rocket 32-bit với từ khối MMCM#1 với đầu vào là xung nhịp 200 MHz từ bộ lệnh RV32IMAC, bộ đệm lệnh và dữ liệu, và các bus hệ thạch anh bên ngoài. Chúng tôi sẻ dụng tín hiệu xung nhịp thống. Bộ điều khiển bộ nhớ DDR, BootROM, CLINT, hệ thống 50 MHz này làm đầu vào cho khối tạo xung nhịp PLIC và khối dùng cho chế độ Debug. MMCM#2. MMCM#2 được thiết lập ở chế độ trải phổ với SoC này sử dụng quá trình khởi động tương tự Freedom chế độ center high, tạo ra tần số xung nhịp 100 MHz với độ U540-C000 và có hai chế độ hoạt động: bare-metal và hệ rộng điều chế 250 KHz. Tần số xung nhịp tạo ra được sử điều hành Linux. Trong cả hai chế độ, mô-đun tăng tốc mã dụng để cấp cho khối mã hóa AES. hóa AES128/256 và các mô-đun khác được tích hợp. Mô- đun tăng tốc AES128/256 là một thiết kế RTL mã nguồn mở III. KẾT QUẢ THỰC NGHIỆM và có thể hoạt động với tần số xung tối đa khoảng 100 MHz 3.1. Tiêu chuẩn kiểm tra TVLA (Test Vector Leakage Assessment) nếu triển khai trên FPGA. Việc thực hiện các cuộc tấn công bảo mật bằng phân tích 2.2. Mô hình đề xuất rò rỉ kênh bên công suất là một phương pháp đáng tin cậy để Để tăng cường mức độ bảo vệ của hệ thống RISC-V đánh giá độ an toàn của một thiết bị được nhắm mục tiêu. SoC đối với các cuộc tấn công phân tích công suất, nhóm Tuy nhiên, nếu thiết bị được nhắm mục tiêu được bảo vệ tác giả đề xuất áp dụng biện pháp SSCG vào khối mã hóa bằng các biện pháp chống lại các cuộc tấn công phân tích AES 128 bit. Chúng tôi cũng sử dụng khối quản lý xung kênh bên công suất thì số lượng các vết công suất (power nhịp (Clock Managers primitive) [3] để tạo ra các tần số trace) cần thiết để có thể tìm ra khóa bí mật với xác suất xung nhịp có thể thay đổi. Tuy nhiên, khác với các công đúng lớn sẽ tăng đáng kể. Điều đó có nghĩa là lượng dữ liệu trình trước [4]-[6], trong đó nhiều tín hiệu xung nhịp đầu ra cần phân tích là rất lớn và quá trình phân tích này sẽ mất rất của khối MMCM được sử dụng đồng thời. Trong phương nhiều thời gian để hoàn thành. Năm 2011, Goodwill và cộng pháp đề xuất, chúng tôi chỉ sử dụng một tín hiệu clock đầu sự giới thiệu phương pháp kiểm tra rò rỉ thông tin kênh bên ra, tuy nhiên tín hiệu clock này luôn thay đổi do đã được áp gọi là phương pháp đánh giá rò rỉ vectơ (TVLA) [7]. Sau đó, dụng chế độ trải phổ (spread spectrum). Bằng cách này, Cooper và cộng sự cho biết thực hiện kiểm tra TVLA cho rò chúng tôi cũng có thể tạo ra sự không đồng nhất của xung rỉ thông tin kênh bên nhanh hơn một đến hai bậc so với việc nhịp trong quá trình mã hóa, và tạo ra sự ngẫu nhiên của các thực hiện các cuộc tấn công phân tích công suất thực tế [8]. vết công suất rò rỉ bảo mật khi thu thập, gây khó khăn cho Phương pháp TVLA được dựa trên việc đo các vết công suất các biện pháp tấn công. tiêu thụ của thiết bị được nhắm mục tiêu trong khi thực hiện các hoạt động mã hóa trên một tập hợp các vector thử RocketTile XTAL 200MHz nghiệm đầu vào được xác định trước, sau đó sử dụng kiểm Rocket Core PTW MMCM tra giả thuyết thống kê để phát hiện xem có giá trị trung gian nhạy cảm nào tác động đáng kể đến các vết công suất hay L1I$ L1D$ Fsys = 50MHz không. Trong [7], các loại kiểm tra rò rỉ TVLA được đề xuất Tile bus thì tập trung vào các điểm rò rỉ cụ thể. Tuy nhiên, Cooper và cộng sự cho thấy rằng kiểm tra không cụ thể (còn được gọi System bus là kiểm tra cố định so với ngẫu nhiên) là mạnh nhất. Hệ thống kiểm tra này có thể phát hiện được nhiều loại rò rỉ với Memory Bus Control Bus Peripheral Bus số lượng các vết công suất đo ít hơn một bậc so với các kiểm tra tập trung vào các điểm rò rỉ cụ thể. Do đó, kiểm tra TileLink to Boot AXI4 ROM CLINT SPI UART SH3 PRNG không cụ thể được sử dụng nhiều trong các công bố gần đây DDR PLIC Debug GPIO ED AES để đánh giá độ an toàn của các thiết bị chống lại các cuộc controller Unit 25519 128/256 tấn công kênh bên [4]-[6], [9]. Hình 1. Kiến trúc của thiết bị RISC-V SoC mục tiêu. Trong công trình này, chúng tôi cũng sử dụng kiểm tra RocketTile TVLA không cụ thể để đánh giá hiệu quả của phương pháp Rocket XTAL 200MHz bảo vệ SoC mà nhóm nghiên cứu đã đề xuất [8]. Core PTW MMCM #1 Quy trình kiểm tra TVLA có thể được mô tả như sau. L1I$ L1D$ Fsys = 50MHz • Bước 1: Thu thập các tập mẫu tiêu thụ công suất. Hai Tile bus tập mẫu tiêu thụ công suất (DataSet-1 và DataSet-2) phải được thu thập bằng cách đo tiêu thụ công suất của thiết bị mục tiêu trong khi thực hiện mã hóa AES-128 với một khóa mã hóa cụ thể và một tập các đầu vào plaintext. System bus Memory Bus Control Bus Peripheral Bus • Bước 2: Tính toán kiểm định t - Welch [10] trên n/2 TileLink to Boot CLINT SPI UART SH3 PRNG mẫu đầu tiên từ DataSet-1 và n/2 mẫu đầu tiên từ DataSet-2. AXI4 ROM Phương trình kiểm định t Welch được trình bày trong (1). DDR Debug ED AES MMCM#2 PLIC GPIO controller Unit 25519 128/256 Spread Spectrum X1 - X 2 Fout = 100MHz ± 250kHz t= Hình 2. Kiến trúc của thiết bị RISC-V SoC mục tiêu sau khi S12 S2 2 (1) + sửa đổi. N1 N 2 ISBN 978-604-80-8932-0 478
Hội nghị Quốc gia lần thứ 26 về Điện tử, Truyền thông và Công nghệ Thông tin (REV-ECIT2023) Trong đó, X 1 và X 2 là các kì vọng của hai tập dữ liệu sóng thông qua kết nối ethernet, giám sát và điều khiển thiết con tương ứng S1 , S 2 là độ lệch chuẩn mẫu. N1 , N 2 là số bị mục tiêu thông qua chuẩn giao tiếp UART-USB. Máy tính với chương trình điều khiển sẽ vận hành toàn lượng đường truyền trong mỗi tập con của đường truyền tiêu bộ hệ thống một cách tự động. Với mỗi chu trình lấy dữ thụ công suất, bằng n/2. Kết quả là, một đường truyền t- liệu, chương trình sẽ thực hiện giám sát và bắt đầu chu trình scores thứ 1 có độ dài L được thu được. khi thiết bị mục đã sẵn sàng cho lần thực hiện mã hóa mới, • Bước 3: Tính toán kiểm định t-test của Welch trên nửa tiếp đó chương trình sẽ khởi tạo tham số và chế hoạt động tập dữ liệu thứ hai từ DataSet-1 và nửa cuối của tập dữ liệu của máy hiện sóng, sẵn sàng nhận dữ liệu. Tiếp theo, từ DataSet-2. Cùng kiểm định trong Bước 2 được áp dụng chương trình gửi bản rõ ngẫu nhiên đến SoC mục tiêu và trên các tập con khác nhau. Kết quả là thu được một mẫu t- thiết bị mục tiêu sẽ thực hiện mã hóa với khóa bí mật của score thứ hai có độ dài L. Lặp lại kiểm định t-Welch hai lần nó. Tín hiệu đồng bộ sẽ giúp máy hiện sóng thu thập được trên các dữ liệu khác nhau là cần thiết để giảm thiểu những vùng dữ liệu cần thiết ở thời điểm lõi mã hóa AES hoạt kết quả sai về phát hiện rò rỉ [7]. động. Khi quá trình mã hóa kết thúc, máy tính sẽ điều khiển • Bước 4: So sánh hai tập dữ liệu t-score thứ 1 và thứ 2. nhận dữ liệu về vết công suất đã thu thập được từ máy hiện Nếu cả hai tập dữ liệu đều có một điểm vượt quá phạm vi sóng, và lưu trữ lại tạo ra cơ sở dữ liệu dùng cho phân tích ±4,5 tại cùng một thời điểm trong phần giữa thứ ba của hoạt rò rỉ sau này. Trong quá trình đó, một chương trình mã hóa động AES, thiết bị được nhắm mục tiêu sẽ thất bại. mềm cũng được tiến hành trước đó, làm cơ sở để so sánh dữ Cần lưu ý rằng kiểm định t-Welch được sử dụng để kiểm liệu sau mã hóa của lõi AES cứng, vết công suất chỉ được tra giả thuyết không có sự khác biệt về kì vọng và phương ghi nhận và lưu vào cơ sở dữ liệu khi kết quả mã hóa từ hai sai giữa hai tập dữ liệu về công suất (tập cố định đầu vào và nguồn này là giống nhau. Điều này giúp đảm bảo các vết tập ngẫu nhiên đầu vào). Nói cách khác, người kiểm tra công suất nhận được là phản ánh đúng đặc trưng của lõi mã không thể phát hiện bất kỳ giá trị trung gian nhạy cảm nào hóa cứng mà nhóm tác giả đang nghiên cứu. ảnh hưởng đến tập mẫu công suất đo được. Giá trị t-score tuyệt đối ở mức cao cho thấy mức độ khẳng định giả thuyết 3.3. Kết quả khi chưa thực hiện biện pháp bảo vệ là không đúng. Phạm vi ±4,5 được chọn để nếu t-score vượt Đầu tiên, chúng tôi thực hiện bài kiểm tra TVLA trên quá giới hạn đó, giả thuyết không thể bác bỏ với độ tin cậy RISC-V SoC không được bảo vệ. Các vết công suất được sử 99,99%. Nếu t-score tính toán duy trì trong phạm vi ±4,5, dụng cho bài kiểm tra TVLA được thu thập như mô tả trong thiết bị được nhắm mục tiêu sẽ được coi là an toàn khỏi các mục 3.2. Các vết công suất thu được trong trường hợp này cuộc tấn công phân tích công suất lên đến n mẫu công suất. cho thấy sự đồng bộ của các mẫu dữ liệu qua các vết công suất khác nhau. Điều này được thể hiện trên Hình 4. 3.2. Thiết lập mô hình thực nghiệm Hình 5 và Hình 6 cho thấy kết quả kiểm tra TVLA với Một hệ thống thử nghiệm được thiết lập để tự động thu hệ thống RISC-V SoC khi chưa thực hiện biện pháp bảo vệ thập các vết công suất. Hình 3 mô tả hệ thống thử nghiệm chống tấn công. Nhóm tác giả đã thu thập 10.000 vết công của nhóm nghiên cứu, hệ thống bao gồm một máy tính giám suất làm dữ liệu phân tích. sát, một máy hiện sóng Keysight Infini Vision 2000 X- Hình 5 thể hiện mức độ rò rỉ tại các điểm khi phân tích Series và bo mạch FPGA Sakura-X. Bo mạch FPGA 10000 vết công suất trên SoC RISC-V khi không có biện Sakura-X có 02 chip FPGA riêng biệt, một chíp Kintex-7 pháp bảo vệ. Ở đó, điểm rò rỉ lớn nhất có chỉ XC7K160T và một chíp Spartan-6 XC6SLX45. Hệ thống số  log10 ( p) lên tới 80. Hình 6 cho thấy các giá trị t-score được tích hợp sẵn một điện trở shunt và các điểm nối đầu đo vượt quá giới hạn 4,5 tại số lượng vết công suất tối thiểu là trên đường nguồn cấp VDD lõi của FPGA Kintex-7. Do đó, 13, nghĩa là hệ thống RISC-V SoC khi không áp dụng biện nhóm tác giả triển khai toàn bộ SoC RISC-V vào trong pháp bảo vệ mức độ rò rỉ bảo mật lớn, chỉ với khoảng 13 vết FPGA Kintex-7 và đo sự thăng giáng điện áp trên nguồn cấp công suất là hệ thống đã có thể bị tấn công. VDD khi hệ thống hoạt động, đây là dữ liệu về các vết công suất sẽ được sử dụng để đánh giá mức độ rò rỉ bảo mật của hệ thống. Nhóm tác giả sử dụng một máy trạng thái hữu hạn (FSM: finite-state machine) để tạo ra tín hiệu Trigger dùng làm tín hiệu đồng bộ cho máy hiện sóng, điều này giúp thu MÁY TÍNH PC thập được các vết công suất của hệ thống đúng trong khoảng OSCILLOSCOPE thời gian thực hiện mã hóa/giải mã của khối AES. Máy hiện sóng Keysight Infini Vision 2000 X-Series được sử dụng để đo các vết công suất khi SoC RISC-V mục tiêu xử lý mã hóa AES-128. Tốc độ lấy mẫu tối đa là 2,5 GSa/s, số mẫu dữ liệu số hóa của một vết công được thiết UART-USB lập là 1000 mẫu. Hai bộ đầu dây đo được sử dụng kết nối bo mạch Sakura-X với máy hiện sóng dùng cho đo lường. Một Bộ KĐ tín đầu đo được sử dụng để lấy tín hiệu đồng bộ cho máy hiện SD CARD hiệu tạp âm thấp +30dB sóng được tạo ra từ hệ thống trên thiết bị mục tiêu. Đầu đo khác được sử dụng để nối tín hiệu tương tự tại chân nguồn SAKURA X VDD của FPGA Kintex-7. Máy tính với chương trình giám sát và điều khiển viết Hình 3. Mô hình hệ thống thực nghiệm. bằng mã python, điều khiển và lấy dữ liệu trên máy hiện ISBN 978-604-80-8932-0 479
Hội nghị Quốc gia lần thứ 26 về Điện tử, Truyền thông và Công nghệ Thông tin (REV-ECIT2023) 3.4. Kết quả khi triển khai phương án đề xuất Chúng tôi tiếp tục thực hiện bài kiểm tra TVLA trên RISC-V SoC được bảo vệ bằng biện pháp chống tấn công SSCG được đề xuất. Nhóm tác giả đã thu thập được 80.000 vết công suất để thực hiện tiêu chuẩn kiểm tra TVLA. Các vết công suất thu được trong trường hợp này cho thấy sự mất đồng bộ của các mẫu dữ liệu qua các vết công suất khác nhau, gây khó khăn cho việc tích lũy công suất đặc trưng cho sự rò rỉ bảo mật . Điều này được thể hiện trên Hình 7. Hình 7. Các vết công suất thu được trong trường hợp RISC-V Kết quả kiểm tra TVLA trong trường hợp này được mô SoC áp dụng biện pháp bảo vệ SSCG. tả trong Hình 8 và Hình 9. Hình 8 thể hiện mức độ rò rỉ tại các điểm khi phân tích 80000 vết công suất trên SoC RISC- V khi có biện pháp bảo vệ SSCG đã được đề xuất. Ở đó, điểm rò rỉ lớn nhất có chỉ số  log10 ( p) là khoảng 20. Điều đó cho thấy mức độ rò rỉ bảo mật đã được giảm đi đáng kể từ 80 xuống còn khoảng 20 thông qua chỉ số  log10 ( p) . Hình 9 cho thấy các giá trị t-score bắt đầu vượt quá giới hạn 4,5 tại số lượng vết công suất tối thiểu là 2.372, nghĩa là hệ thống RISC-V SoC đã được nâng cao khả năng bảo vệ chống rò rỉ bảo mật lên hơn 182 lần so với hệ thống khi không áp dụng Hình 8. Mức độ rò rỉ tại các điểm khi phân tích 80.000 vết biện pháp bảo vệ. công suất trên SoC RISC-V khi đã áp dụng biện pháp bảo vệ. Hình 4. Các vết công suất thu được trong trường hợp SoC Hình 9. Kết quả thực hiện TVLA đối với RISC-V SoC RISC-V không áp dụng biện pháp bảo vệ. với biện pháp bảo vệ SSCG. IV. KẾT LUẬN Bài báo này đã khẳng định một lần nữa về mức độ rò rỉ thông tin kênh bên công suất là rất lớn khi không áp dụng biện pháp bảo vệ chống tấn công, được thể hiện qua kết quả phân tích rò rỉ dùng tiêu chuẩn TLVA. Cụ thể chỉ với 13 vết công suất tiêu thụ hệ thống đã có thể bị tấn công. Hiệu quả của biện pháp chống tấn công mà nhóm tác giả đã đề xuất như đã nói ở trên là tương đối tốt. Kết quả thực nghiệm cho thấy hệ thống mã hóa AES-128 tích hợp trên lõi vi xử lý RISCV-SoC được bảo vệ bằng biện pháp SSCG đã nâng cao Hình 5. Mức độ rò rỉ tại các điểm khi phân tích 10.000 vết khả năng bảo vệ chống rò rỉ lên tới hơn 182 lần so với hệ công suất trên SoC RISC-V khi không có biện pháp bảo vệ. thống thông thường, thể hiện qua kết quả phân tích rò rỉ dùng tiêu chuẩn TLVA với 2.372 dấu vết công suất tiêu thụ thì hệ thống mới có thể bị tấn công. Thêm nữa, mức độ rò rỉ thông tin tại các điểm cũng giảm tương đối lớn, cụ thể mức độ rò rỉ lớn nhất được đánh giá thông qua chỉ số  log10 ( p) giảm từ 80 xuống còn khoảng 20. LỜI CẢM ƠN Nghiên cứu này được hỗ trợ bởi đề tài “Artificial Intelligence Powered Comprehensive Cyber-Security for Smart Healthcare Systems (AIPOSH)” do Quỹ ASEAN Hình 6. Kết quả thực hiện TVLA đối với RISC-V SoC khi IVO, Viện Nghiên cứu Quốc gia về Công nghệ thông tin và chưa thực hiện biện pháp bảo vệ. Truyền thông (NICT), Nhật Bản tài trợ. ISBN 978-604-80-8932-0 480
Hội nghị Quốc gia lần thứ 26 về Điện tử, Truyền thông và Công nghệ Thông tin (REV-ECIT2023) TÀI LIỆU THAM KHẢO [6] B. Hettwer, K. Das, S. Leger, S. Gehrer, and T. [1] T.-T. Hoang, C. Duran, D.-T. Nguyen-Hoang, D.-H. Le, Guneysu, ‘‘Lightweight side-channel protection using A. Tsukamoto, K. Suzaki, and C.-K. Pham, ‘‘Quick boot of dynamic clock randomization,’’ in Proc. 30th Int. Conf. trusted execution environment with hardware accelerators,’’ Field-Program. Log. Appl. (FPL), Aug. 2020, pp. 200–207. IEEE Access, vol. 8, pp. 74015–74023, 2020. [7] G. Goodwill, B. Jun, J. Jaffe, and P. Rohatgi, ‘‘A testing [2] University of California at Berkeley. (2020). Chipyard: methodology for side-channel resistance validation,’’ in An Agile RISC-V SoC Design Framework With in-Order Proc. NIST Non-Invasive Attack Test. Workshop, vol. 7, Cores, Out-of-Order Cores, Accelerators, and More. 2011, pp. 115–136. [Online]. Available: https://github.com/ucbbar/chipyard. [8] J J. Cooper, G. Goodwill, J. Jaffe, G. Kenworthy, and P. [3] Xilinx. (Jul. 2018). 7 Series FPGAs Clocking Resources Rohatgi, ‘‘Test vector leakage assessment (TVLA) User Guide UG472 (V1.14). [Online]. Available: methodology in practice,’’ in Proc. Int. Cryptograph. https://www.xilinx.com/support/documentation/user_guides Module Conf., vol. 20, 2013. /ug472_7Series_Clocking.pdf [9] J. Yang, J. Han, F. Dai, W. Wang, and X. Zeng, ‘‘A [4] D. Jayasinghe, A. Ignjatovic, and S. Parameswaran, power analysis attack resistant multicore platform with ‘‘SCRIP: Secure random clock execution on soft processor effective randomization techniques,’’ IEEE Trans. Very systems to mitigate power-based side channel attacks,’’ in Large Scale Integr. (VLSI) Syst., vol. 28, no. 6, pp. 1423– Proc. IEEE/ACM Int. Conf. Comput.-Aided Design 1434, Jun. 2020. (ICCAD), Nov. 2019, pp. 1–7. [10] B. L. Welch, ‘‘The generalization of ‘student’s’ [5] D. Jayasinghe, A. Ignjatovic, and S. Parameswaran, problem when several different population varlances are ‘‘RFTC: Runtime frequency tuning countermeasure using involved,’’ Biometrika, vol. 34, nos. 1–2, pp. 28–35, 1947. FPGA dynamic reconfiguration to mitigate power analysis attacks,’’ in Proc. 56th ACM/IEEE Annu. Design Autom. Conf. (DAC), pp. 1-6, Jun. 2019. ISBN 978-604-80-8932-0 481

CÓ THỂ BẠN MUỐN DOWNLOAD

LV.15: Bộ Đồ Án Tốt Nghiệp Chuyên Ngành Cơ Khí

65 tài liệu

2431 lượt tải

THÔNG TIN

TRỢ GIÚP

HỖ TRỢ KHÁCH HÀNG

Theo dõi chúng tôi

Chịu trách nhiệm nội dung:

Nguyễn Công Hà - Giám đốc Công ty TNHH TÀI LIỆU TRỰC TUYẾN VI NA

LIÊN HỆ

Địa chỉ: P402, 54A Nơ Trang Long, Phường 14, Q.Bình Thạnh, TP.HCM

Hotline: 093 303 0098

Email: support@tailieu.vn

Giấy phép Mạng Xã Hội số: 670/GP-BTTTT cấp ngày 30/11/2015 Copyright © 2022-2032 TaiLieu.VN. All rights reserved.