Bài giảng Kỹ thuật số - Chương 4: Hệ tổ hợp

Chia sẻ: Nguyệt Thượng Vô Phong | Ngày: | Loại File: PDF | Số trang:51

Thêm vào BST

Báo xấu

18
lượt xem 3
download

Download Vui lòng tải xuống để xem tài liệu đầy đủ

Bài giảng Kỹ thuật số - Chương 4: Hệ tổ hợp. Chương này cung cấp cho sinh viên những nội dung kiến thức gồm: giới thiệu chung về hệ tổ hợp; mạch mã hóa (Encoder); mạch giải mã (Decoder); mạch ghép kênh (MUX); mạch phân kênh (DEMUX); mạch số học; mạch so sánh (Comparator); mạch tạo và kiểm tra chẵn/lẻ (Parity Generator/Checker);... Mời các bạn cùng tham khảo!

Chủ đề:

Bình luận(0) Đăng nhập để gửi bình luận!

Lưu

Nội dung Text: Bài giảng Kỹ thuật số - Chương 4: Hệ tổ hợp

Chương 4 Hệ tổ hợp Huỳnh Việt Thắng Email: thanghv@dut.udn.vn Url: https://sites.google.com/site/hvthangete/ Đà Nẵng, 2013-2020 Đà Nẵng, 2013
Nội dung ▪ Giới thiệu chung về hệ tổ hợp ▪ Mạch mã hóa (Encoder) ▪ Mạch giải mã (Decoder) ▪ Mạch ghép kênh (MUX) ▪ Mạch phân kênh (DEMUX) ▪ Mạch số học – Mạch cộng (Adder) – Các mạch số học khác ▪ Mạch so sánh (Comparator) ▪ Mạch tạo và kiểm tra chẵn/lẻ (Parity Generator/Checker) 2
Khái niệm chung ▪ Hệ tổ hợp (Combinational Circuits) là hệ có các ngõ ra chỉ là các hàm logic theo ngõ vào: – ngõ vào thay đổi trạng thái lập tức làm cho ngõ ra thay đổi trạng thái ngay (giả sử bỏ qua thời gian trễ của các phần tử logic) mà không chịu ảnh hưởng của trạng thái ngõ ra trước đó. ▪ Các cổng logic AND, OR, NOR, NAND, XOR, XNOR là các phần tử logic cơ bản, và còn được gọi là hệ tổ hợp đơn giản. ▪ Các cổng NOR và NAND là các hệ tổ hợp đầy đủ. 3
Đặc điểm hệ tổ hợp ▪ Xét một hệ tổ hợp có n ngõ vào và m ngõ ra ▪ Đặc điểm cơ bản của hệ tổ hợp là tín hiệu ra tại mỗi thời điểm chỉ phụ thuộc vào giá trị các tín hiệu vào ở thời điểm đó mà không phụ thuộc vào giá trị các tín hiệu ngõ ra ở các thời điểm trước đó. 4
Trình tự thiết kế Hệ tổ hợp 1. Từ yêu cầu thực tế của hệ tổ hợp ta lập bảng giá trị (Truth Table) mô tả hoạt động của mạch (hệ tổ hợp). 2. Dùng các phương pháp tối thiểu (đại số Boole hoặc/và Bìa Karnaugh) để tối thiểu hoá các hàm logic 3. Thành lập sơ đồ logic (dựa vào pt logic đã tối giản) 4. Thực hiện sơ đồ logic bằng HDL (Verilog/VHDL) 5. Mô phỏng mạch (nếu cần) 6. Thi công mạch thực tế và kiểm tra mạch thực tế 5
Các mạch tổ hợp thông dụng ▪ Mạch mã hóa/Mạch giải mã ▪ Mạch giải mã LED 7 đoạn ▪ Mạch ghép kênh (MUX), Mạch phân kênh (DEMUX) ▪ Mạch số học (Adder & Subtractor) ▪ Mạch so sánh, Mạch kiểm tra Parity ▪ v..v.. 6
Mạch mã hóa (Encoder) ▪ Mạch mã hoá (ENCODER) là mạch có nhiệm vụ biến đổi những ký hiệu quen thuộc với con người sang những ký hiệu quen thuộc với máy tính và hệ thống số được gọi là các từ mã. ▪ Phân loại – Mạch mã hóa nhị phân – Mạch mã hóa thập phân – Mạch mã hóa (nhị phân) ưu tiên 7
Mạch mã hóa nhị phân ▪ Dùng từ mã nhị phân n-bit mã hóa cho 2n tín hiệu vào ▪ Xét trường hợp mã hóa nhị phân từ 8 sang 3 (8 → 3) – 8 tín hiệu vào (x0, ..., x7) – 3 tín hiệu ra (C, B, A) ▪ Biến đổi tín hiệu vào thành từ mã nhị phân tương ứng ở ngõ ra ▪ Khi một tín hiệu vào ở mức logic tích cực thì ở ngõ ra xuất hiện từ mã nhị phân tương ứng với ngõ vào đó ▪ Giả thiết tại mỗi thời điểm chỉ có 1 tín hiệu vào ở mức logic tích cực. 8
Mạch mã hóa nhị phân (tt) ▪ Hoạt động cụ thể – Ngõ vào x0 ở mức tích cực → ngõ ra CBA = 000 – Ngõ vào x1 ở mức tích cực → ngõ ra CBA = 001 – ..v..v.. – Ngõ vào x7 ở mức tích cực → ngõ ra CBA = 111 ▪ Có 2 loại mức logic tích cực (đối với ngõ vào): – Tích cực mức Logic 0 – Tích cực mức Logic 1 ▪ Chọn mức tích cực ở ngõ vào là mức 0 hay 1 là tùy thuộc vào từng trường hợp thiết kế cụ thể 9
Mạch mã hóa nhị phân (tt) ▪ Giả sử chọn mức tích cực ngõ vào là mức logic 1 ▪ Lưu ý: tại một thời điểm chỉ có 1 ngõ vào ở mức logic tích cực (trong ví dụ này là mức 1) ▪ Bảng giá trị: 10
Mạch mã hóa nhị phân (tt) ▪ Phương trình logic theo dạng CT1 và sơ đồ logic 11
Các trường hợp mở rộng ▪ Nếu chọn mức tích cực ngõ vào là mức logic 0? → xem bài giảng ▪ Câu hỏi: để mã hóa N ngõ vào thì cần sử dụng tối thiểu bao nhiêu bit (tín hiệu ra)? → log2N ▪ Mạch mã hóa thập phân: xem bài giảng 12
Mạch mã hóa (nhị phân) ưu tiên (Priority Encoder) ▪ Khi từ 2 tín hiệu đầu vào cùng tác động tích cực? ▪ Thiết lập thứ tự ưu tiên cho các ngõ vào ▪ Khi nhiều tín hiệu đầu vào cùng tác động tích cực, tín hiệu đầu vào có mức độ ưu tiên cao hơn sẽ được ưu tiên xử lý trước  tín hiệu ra sẽ là từ mã nhị phân của đầu vào tích cực có mức ưu tiên cao nhất ▪ Cần quy ước mức độ ưu tiên khi thiết kế ▪ Nắm rõ mức độ ưu tiên của các đầu vào khi sử dụng vi mạch có sẵn 13
Mạch mã hóa ưu tiên 4 → 2 ▪ Giả thiết – Mức tích cực đầu vào: 1 – x3 ưu tiên cao nhất, – x0 ưu tiên thấp nhất, ▪ Bảng giá trị và phương trình logic theo CT1 14
Mạch mã hóa ưu tiên 4 → 2 (tt) ▪ Sơ đồ mạch ▪ Vi mạch mã hóa ưu tiên: 74LS147, 74LS148 ▪ Mạch mã hóa ưu tiên được ứng dụng để mã hóa yêu cầu ngắt (interrupt) trong các hệ thống vi xử lý 15
Các trường hợp mở rộng ▪ Thiết kế mạch mã hóa ưu tiên từ 8 sang 3 (8 →3) – Mức tích cực ngõ vào là logic 0 / logic 1? – Mức độ ưu tiên thay đổi • x0 ưu tiên cao nhất • x7 ưu tiên thấp nhất – Thực hiện mạch hoàn toàn bằng cổng NAND (hoặc cổng NOR) có 2 ngõ vào? ▪ Viết module Verilog HDL để thực hiện các mạch mã hóa đã biết? 16
Bài tập tại lớp ▪ Thiết kế mạch mã hóa nhị phân có ưu tiên từ 4 sang 2 có mức tích cực ngõ vào là mức logic cao, ngõ vào x0 có mức ưu tiên cao nhất, thực hiện mạch thiết kế chỉ sử dụng các cổng NAND/NOR? ▪ Yêu cầu: 1. Trình bày sơ đồ khối của mạch? 2. Bảng giá trị (Truth Table) 3. Phương trình logic 4. Sơ đồ mạch thực hiện 5. Sơ đồ mạch thực hiện bằng cổng NAND (hoặc NOR) 17
Gợi ý giải Bài tập ▪ Thiết kế mạch mã hóa nhị phân có ưu tiên từ 4 sang 2 có mức tích cực ngõ vào là mức logic cao, ngõ vào x0 có mức ưu tiên cao nhất, thực hiện mạch thiết kế chỉ sử dụng các cổng NAND/NOR? Ưu tiên tăng dần x0 x1 x2 x3 B A 1 X X X 0 0 0 1 X X 0 1 0 0 1 X 1 0 0 0 0 1 1 1 18
Các mạch giải mã (Decoder) ▪ Mạch giải mã nhị phân (Binary Decoder) ▪ Mạch giải mã đèn LED 7 đoạn – LED loại Anode chung (cực dương chung) – LED loại Kathode chung (cực âm chung) 19
Mạch giải mã nhị phân ▪ Xét mạch giải mã nhị phân 2 sang 4 (2 → 4) ▪ Hoạt động: khi xuất hiện từ mã nhị phân n-bit ở đầu vào → duy nhất 1 đầu ra (trong số 2n đầu ra) tương ứng với từ mã nhị phân đó sẽ ở mức logic tích cực, các đầu ra còn lại ở mức logic không tích cực. → lựa chọn 1 trong số 2n đầu ra ▪ Mức logic tích cực đầu ra: theo quy ước – Logic 0 – Logic 1 ▪ Có n tín hiệu vào (từ mã n bít) sẽ có thể giải mã được 2n tín hiệu ra  cho phép chọn duy nhất 1 trong số 2n tín hiệu ra (ở mức logic tích cực) 20