Đồ án: Thiết kế mạch đồng hồ số

Chia sẻ: Luong Duc Loi Loi | Ngày: | Loại File: DOC | Số trang:29

Thêm vào BST

Báo xấu

384
lượt xem 51
download

Download Vui lòng tải xuống để xem tài liệu đầy đủ

Flip-Flop la mạch logic có một hoặc hai đầu điểu khiển hai đầu ra. Tín hiệu trên hai đầu ra Flip-Flop phụ thuộc nhau: nếu một đầu ra tin hiệu là Q thì đầu ra tín hiệu còn lại là đảo của Q .

Chủ đề:

Đồ án: Thiết kế mạch đồng hồ số

Bình luận(0) Đăng nhập để gửi bình luận!

Lưu

Nội dung Text: Đồ án: Thiết kế mạch đồng hồ số

Mạch đồng hồ số GVHD:Thầy Nguyễn Hoàng Vũ PHẦN 1: GIỚI THIỆU CHUNG 1.1 Cơ sở lý thuyêt. 1.1.1 Flip-Flop Flip-Flop la mạch logic có một hoặc hai đ ầu đi ểu khi ển hai đ ầu ra. Tín hiệu trên hai đ ầu ra Flip-Flop ph ụ thu ộc nhau: n ếu m ột đ ầu ra tin hiệu là Q thì đầu ra tín hiệu còn l ại là đ ảo c ủa Q ( Q ). Khi tín hiệu ở cửa vào thỏa mãn điều kiện điều khiển, đ ầu ra Q s ẽ l ật trang thái t ừ m ức logic thấp L len mức logic cao H hoặc ngược l ại. Vậy tín hi ệu ở đ ầu ra Flip-Flop khi có điều khiển là một bước nhảy đi ện áp. Đặc điểm của Flip-Flop là: khi không có đi ều khi ển ở c ửa vào thì mức logic (L hoặc H) được duy trì ổn đ ịnh. Tùy theo số đầu vào điều khiển, Flip-Flop có b ốn lo ại chính : S-R, J- K, T, D. Hình 1.1: Ký hiệu các loại Flip-Flop SVTH: Lê Thanh Tú 1
Mạch đồng hồ số GVHD:Thầy Nguyễn Hoàng Vũ 1.1.2 Hệ chuyển mã. 1.1.2.1 Số BCD ( Binary Code Decimal). Được tạo nên khi ta mã hóa m ỗi decac c ủa m ột s ố th ập phân dưới dạng một số bốn bit. 18 BCD 00011000 1.1.2.2 Hệ chuyển từ mã nhị phân sang mã BCD.  Bảng sự thật: Nhị phân BCD X4 X3 X2 X1 Y5 Y4 Y3 Y2 Y1 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 1 0 0 0 0 1 0 0 0 1 1 0 0 0 1 1 . . . . . . . . 1 0 0 1 0 1 0 0 1 1 0 1 0 1 0 0 0 0 1 0 1 1 1 0 0 0 1 1 1 0 0 1 0 0 1 0 1 1 0 1 1 0 0 1 1 1 1 1 0 1 0 1 0 0 1 1 1 1 1 0 1 0 1 Bảng 1.1: Bảng sự thật (chuyển từ nhị phân → BCD) SVTH: Lê Thanh Tú 2
Mạch đồng hồ số GVHD:Thầy Nguyễn Hoàng Vũ 1.1.3 Hệ mã hóa và giải mã. 1.1.3.1 Hệ mã hóa.  Mã hóa thập phân thành nhị phân: 0 (LSB) 0 1 A 2 3 B 4 5 C 6 7 D (MSB) 8 9 Hình 1.2: Mã hóa thập phân thành nh ị phân  Bảng sự thật: 0 1 2 3 4 5 6 7 8 9 D C B A 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 0 0 0 1 1 1 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1 Bảng 1.2: Bảng sự thật (chuyển từ thập phân sang nh ị phân) SVTH: Lê Thanh Tú 3
Mạch đồng hồ số GVHD:Thầy Nguyễn Hoàng Vũ  Phươ ng trình logic: D= 8 + 9 C=4+5+6+7 B=2+3+6+7 A=1+3+5+7+9  Sơ đồ mạch logic: A B C D Hình 1.3: Sơ đồ mạch logic 1.1.3.2 Hệ giải mã.  Giải mã ra led 7 đoạn D a b C c B d Giải e A mã led f 7 đoạn g Hình 1.4: Giải mã ra led 7 đoạn  Bảng sự thật: SVTH: Lê Thanh Tú 4
Mạch đồng hồ số GVHD:Thầy Nguyễn Hoàng Vũ Input Output D C B A a b c d e f g 0 0 0 0 0 0 0 0 0 0 1 0 0 0 1 1 0 0 1 1 1 1 0 0 1 0 0 0 1 0 0 1 0 0 0 1 1 0 0 0 0 1 1 0 0 1 0 0 1 0 0 1 1 0 0 0 1 0 1 0 1 0 0 1 0 0 0 1 1 0 0 1 0 0 0 0 0 0 1 1 1 0 0 0 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 1 0 0 1 0 1 0 X X X X X X X 1 0 1 1 X X X X X X X 1 1 0 0 X X X X X X X 1 1 0 1 X X X X X X X 1 1 1 0 X X X X X X X 1 1 1 1 X X X X X X X Bảng 1.3: Bảng sự thật (giải mã ra led 7 đoạn) *Thiết kế dùng cho IC 74247 1.1.4 Hệ tuần tự (hệ đếm). 1.1.4.1 Khái niệm: Hệ đếm nối tiếp: xung đếm chỉ đưa vào một Flip-Flop. Hệ đếm song song: xung đếm đ ược đ ưa vào t ất cả các phần tử đếm. SVTH: Lê Thanh Tú 5
Mạch đồng hồ số GVHD:Thầy Nguyễn Hoàng Vũ Để thành lập một hệ đếm ta sử dụng JK Flip-Flop. N ếu có n Flip-Flop thì thành lập đ ược hệ đ ếm có dung l ượng t ối đa là 2 n. VD: 2 Flip-Flop thành lập hệ đ ếm 4. 3 Flip-Flop thành lập hệ dếm 8. 4 Flip-Flop thành lập hệ đ ếm 16. Hệ đếm: đếm nối tiếp, đếm song song.  Xét hệ đếm nối tiếp 3bit: Hình 1.5: Hệ đếm nối tiếp 3bit 1.1.4.2 Hệ đếm bất kỳ: Gọi: N là số trạng thái của 1 hệ đếm bất kỳ n là số bit đếm. Ta có: 2n−1 < N < 2 n . VD: thành l ập h ệ đ ếm 6_ đ ếm lên. Ta có: 22 < 6 < 23 => sử dụng 3FF. Hình 1.6: Hệ đếm bất kỳ  Bảng trạng thái: SVTH: Lê Thanh Tú 6
Mạch đồng hồ số GVHD:Thầy Nguyễn Hoàng Vũ Số Q3 Q2 Q1 0 0 0 0 1 0 0 1 2 0 1 0 3 0 1 1 4 1 0 0 5 1 0 1 Xoá bit nhớ về 000 1 1 0 Bảng 1.4: Bảng trạng thái dùng đ ể xóa bit nh ớ 1.1.4.3 Ghép hệ đếm. Nếu có hai hệ đếm N & M, ta có th ể ghép n ối ti ếp thành h ệ đếm có hung lượng N*M thạng thái.  Nguyên tắc ghép: - Đặt xung clock vào bộ đếm M. - Lấy tín hiệu từ bit có trọng số cao nhất của bộ đếm M làm xung clock cho bộ đếm N. VD: Hệ đếm 10 ghép với hệ đếm 6 thành hệ đ ếm 60. MSB LSB A4 A3 A 2 A1 B3 B2 B1 CK CK Đếm 10 Đếm 6 Hình 1.7: Hệ đếm 60 1.2 IC chính sử dụng trong mạch. SVTH: Lê Thanh Tú 7
Mạch đồng hồ số GVHD:Thầy Nguyễn Hoàng Vũ 1.2.1 IC LM555.  Đại cương. Vi mạch định thời LM555 là mạch tích hợp Analog- digital. Do có ngõ vào là tín hiệu tương tự và ngõ ra là tín hi ệu s ố. Vi m ạch đ ịnh th ời LM555 được ứng dụng rất rộng rãi trong th ực t ế, đ ặc bi ệt trong lĩnh v ực đi ều khi ển, vì nếu kết hợp với các linh kiện R, C thì nó có th ể th ực hi ện nhi ều ch ức năng như: định thời, tạo xung chuẩn, tạo tín hiệu kích, hay đi ều khi ển các linh ki ện bán dẫn công suất như: Transistor, SCR, Triac…  Hình dạng và sơ đồ chân. Hình 1.8: Hình dạng và sơ đồ chân IC 555 - Chân số 1 (GND): chổ nối mass đ ể c ấp dòng cho IC. - Chân số 2 (TRIGGER): ngõ vào c ủa một t ầng so áp, mạch so áp dùng các transistor PNP. Mức áp chuẩn 2*Vcc/3 - Chân số 3 (OUTPUT): ngõ ra. Xác đ ịnh theo m ức volt cao (g ần bằng mức áp chân 8) và thấp (gần bằng mức áp chân 1) - Chân số 4 (RESET): dùng lập đ ịnh mức tr ạng thái ra. Khi chân số 4 nối mass thí ngõ ra ở mức th ấp. Còn khi chân s ố 4 n ối lên m ức đi ện áp cao thì ngõ ra tùy theo mức điện áp giửa chân 2 và 6. - Chân số 5 (CONTROL VOLTAGE): dùng làm thay đ ổi m ức áp chuẩn trong IC 555 theo mức biến áp ngoài hay dùng các đi ện tr ở ngoài cho n ối mass. Tuy nhiên, trong hầu hết các mạch ứng d ụng chân s ố 5 n ối mass qua m ột SVTH: Lê Thanh Tú 8
Mạch đồng hồ số GVHD:Thầy Nguyễn Hoàng Vũ tụ từ 0.01µF→ 0.1µF, các tụ có tác d ụng l ọc b ỏ nhi ễu gi ữ cho m ức áp chu ẩn ổn định. - Chân số 6 (THRESHOLD): ngõ vào c ủa một t ầng so áp khác, Vcc mạch so sánh dùng các transistor NPN. Mức áp chu ẩn /3 - Chân số 7 (DISCHAGER): có th ể xem nh ư một khóa đi ện và chịu điều khiển bởi tầng logic. Khi chân 3 ở mức thấp thì khóa này đóng l ại. Ngượ c lại thì nó mở ra. Chân 7 tự nạp xả điện cho một mạch R-C lúc IC 555 dung như một tầng dao động. - Chân số 8 (Vcc): cấp nguồn Vcc đ ể c ấp đi ện cho IC. Ngu ồn nuôi cấp cho IC từ +5v→+15v và mức tối đa là +18v.  Cấu tạo và nguyên lý hoạt động. Hình 1.9: Cấu tạo bên trong IC 555 Bên trong vi mạch IC555 có hơn 20 transistor và nhi ều đi ện tr ở, th ực hiện các chức năng sau: - Cầu phân áp gồm 3 điện tr ở R1 = R2 = R3 = 5k Ω nối từ Vcc xuống mass, cho ra hai mức điện áp chuẩn 1/3Vcc và 2/3Vcc. - So sánh COMP1: là mach khuếch đ ại so sánh có + − Vin = 1/ 3Vcc nối ra chân 6, Vin nối qua chân 2. Tuỳ thuộc vào đi ện áp chân 2 so với điện áp chuẩn 1/3Vcc mà so sánh 1 có đi ện áp m ức cao hay m ức th ấp đ ể tín hiệu S điều khiển Flip-Flop( FF ) hoạt đ ộng. SVTH: Lê Thanh Tú 9
Mạch đồng hồ số GVHD:Thầy Nguyễn Hoàng Vũ + - So sánh COMP2: là mạch khuếch đ ại so sánh có Vin nối ra chân 6, Vin− = 2 / 3Vcc . Tuỳ thuộc vào điện áp chân 6 so v ới đi ện áp chu ẩn 2 /3Vcc mà so sánh 2 cho ra mức điện áp cao hay th ấp đ ể tín hi ệu R đi ều khi ển FF hoạt động. - Mạch FF là loại mạch lưỡng ổn kích một bên khi chân S có điện áp cao thì điện áp này s ẽ kích đ ổi tr ạng thái FF làm ngõ ra Q lên m ức cao, Q = 0. Khi S đang ở mức cao xuống mức thấp thì FF không đ ổi tr ạng thái.  Khi: S = 1 Q=1 Q =0 S=1 0 FF không đổi trạng thái. - Khi R có điện áp cao thì điện áp này sẽ kích đổi trạng thái FF làm Q = 1, Q = 0. Khi R đang ở mức cao xuống mức thấp thì R không đ ổi trạng thái. - Mạch khuếch đại đảo nhằm khuếch đại dòng điện cung cấp cho tải, có ngõ vào là Q của FF, nên khi Q ở mức cao thì ngõ ra chân 3 có điện áp thấp 0V và ngược lại, khi Q ở mức thấp thì ngõ ra chân 3 của IC sẽ có điện áp cao (≈ Vcc) Transistor T1 có chân E nối vào điện áp chuẩn khoảng 1,4V, là lo ại transistor NPN. Khi cực B nối ra ngoài b ởi chân 4 có đi ện áp cao h ơn 1,4V thì T 1 ngưng dẫn, nên T1 không ảnh hưởng tới mạch. Khi chân 4 có đi ện tr ở tr ị s ố nh ỏ thích hợp nối xuống mass thì T 1 dẫn bão hòa đồng thời làm mạch Output cũng dẫn bão hòa và ngõ ra mức thấp. Chân 4 g ọi là chân reset có nghĩa là nó reset IC 555 bất chấp tình trạng các ngõ vào khác. Do đó, chân reset dùng đ ể k ết thúc xung ra sớm khi cần thiết. Nếu không dùng ch ức năng reset thì n ối chân 4 lên Vcc để tránh bị reset do nhiễu. Transistor T2 là transistor có cực C đ ể hở, nối ra chân 7. Do c ực B được phân cực bởi mức điện áp ra Q của FF, nên khi Q ở mức cao thì T2 bão hoà và cực C của T2 coi như nối mass. Lúc đó, ngõ ra chân 3 cũng ở m ức SVTH: Lê Thanh Tú 10
Mạch đồng hồ số GVHD:Thầy Nguyễn Hoàng Vũ thấp .Khi Q ở mức thấp thì T2 ngưng dẫn , cực C của T 2 để hở, lúc đó, ngõ ra ở chân 3 có mức điện áp cao. Theo nguyên lý trên, c ực C c ủa T 2 ra chân 7 có thể làm ngõ ra phụ thuộc có mức điện áp giống nh ư mức đi ện áp c ủa ngõ ra chân 4. 1.2.2 IC đếm 74LS90 IC 7490 thuộc họ TTL có công d ụng đ ếm mã nh ị phân chia 10 mã hóa BCD. Cứ mỗi một xung vào thỉ nó đ ếm tiến lên 1 và đ ược mã hóa ra b ốn chân. Khi đếm đến 10 tự nó sẽ reset và tr ở v ề ban đ ầu. IC này có ứng d ụng r ộng trong các mạch số ứng dụng đếm 10 và trong các mạch chia t ần s ố. • Hình dạng và sơ đồ chân. Hình 1.10: Hình dạng và sơ đồ chân IC 7490 Bốn chân thiết lập R0(1) (chân số 2),R0(2) (chân s ố 3), R9(1) (chân s ố 6), R9(2) (chân số 7) Khi đặt R0(1)= R0(2)= H (ở mức cao) thì b ộ đ ếm đ ược xóa v ề 0 và các đầu ra ở mức thấp. R9(1), R9(2) là chân thiết l ập tr ạng thái cao c ủa đ ầu ra: Q A=QD=1, QB= QC=0. Chân NC (chân 4): bỏ trống. Chân 1 và chân 14: hai chân nhân xung đ ếm CK. Bốn chân 8, 9, 11, 12: chân ngõ ra, ương ứng QC, QB, QD, QA. Chân 5(Vcc): cấp nguồn cho IC SVTH: Lê Thanh Tú 11
Mạch đồng hồ số GVHD:Thầy Nguyễn Hoàng Vũ Chân 10 (GND) chân nối mass. • Sơ đồ mạch logic và bảng trạng thái . Sơ đồ logic: Hình 1.11: Sơ đồ mạch logic IC 7490 Dựa vào sơ đồ ta nhận thấy IC 7490 có bốn chân ngõ vào Reset dùng để Reset hệ thống. Khi ta đ ưa vào IC các mức đi ện áp thích h ợp thì IC s ẽ t ự động Reset. Sau đây là bảng các mức Reset: Bảng 1.5: Bảng sự thật cho các ngõ vào Reset IC 7490 Khi dùng IC 7490, ta có hai cách n ối m ạch cho cùng chu kỳ đ ếm 10, tức tần số tín hiệu ở ngõ ra sau cùng bằng 1/10 t ần s ố xung CK, nh ưng d ạng tín hiệu ra khác nhau. SVTH: Lê Thanh Tú 12
Mạch đồng hồ số GVHD:Thầy Nguyễn Hoàng Vũ  Mạch đếm 2x5: Nối ngõ ra Q A với ngõ vào B, xung đếm CK nối với ngõ vào A.  Mạch đếm 5x2: Nối ngõ ra Q D với ngõ vào A, xung đếm CK nối với ngõ vào B. Bảng trạng thái đếm cho hai dạng mạch đ ếm trên: Đếm 2x5 Đếm 5x2 Bảng 1.6: Bảng trạng thái cho hai dạng mạch đ ếm Dạng sóng ngõ ra cho hai trường hợp trên: Hình 1.12: Dạng sóng ngõ ra của hai mạch đ ếm 2x5 và 5x2 c ủa 7490 Theo như (Hình 1.12), ta thấy dạng sóng ở các ngõ ra c ủa hai m ạch cùng đếm 10 nhưng khác nhau: Kiểu đếm 2x5 cho tín hiệu ra ở QD không đối xứng Kiểu đếm 5x2 cho tín hiệu ra ở QA đối xứng. 1.2.3 IC giải mã 74247. IC 74LS247 là loại IC giải mã BCD sang led 7 đo ạn. M ạch gi ải mã BCD sang led 7 đoạn là một mạch gi ải mã ph ức t ạp vì m ạch ph ải cho nhi ều SVTH: Lê Thanh Tú 13
Mạch đồng hồ số GVHD:Thầy Nguyễn Hoàng Vũ ngõ ra lên cao hoặc xuống thấp (tùy theo lo ại đèn led là anode chung hay cathode chung) để các đèn cần thiết sáng. IC 74LS247 là loại IC tác động mức th ấp có ngõ ra c ực thu đ ể h ở và khả năng nhận dòng đủ cao đ ể tác động tr ực ti ếp đ ến đèn led 7 đo ạn lo ại anode chung. Nếu ta dùng led 7đoạn ki ểu cathode thi t ại các ngõ ra c ủa IC 74LS247 phải gắn thêm cổng đảo trước khi đ ến các chân led 7 đo ạn  Hình dáng và sơ đồ chân. Hình 1.13: Hình dáng IC 74LS247 Hình 1.14: Sơ đồ chân IC 74LS247 Chân 1, 2, 6, 7: Chân dữ liệu BCD vào, l ấy t ừ IC đ ếm. Chân 9, 10, 11, 12, 13, 14, 15: Các chân tác đ ộng m ức th ấp (0), n ối vào led 7 đoạn Chân số 4: Gồm ngõ vào xóa BI đ ược đ ể không hay n ối lên cao cho ho ạt động giải mã bình thường. Khi nối BI ở mức thấp, các ngõ ra đ ều t ắt b ất ch ấp trạng thái của các ngõ vào. SVTH: Lê Thanh Tú 14
Mạch đồng hồ số GVHD:Thầy Nguyễn Hoàng Vũ Chân số 5: Ngõ vào xóa gợn sóng RBI đ ược đ ể không hay n ối lên cao khi không dùng để xóa số 0 (số 0 ở tr ước số có nghĩa hay s ố 0 th ừa bên trái d ấu chấm thập phân). Chân 3: Ngõ vào thử đèn LT ở mức cao các ngõ ra đ ều t ắt và ngõ ra xóa đợn sóng RBO thấp. Khi ngõ vào BI/RBO đ ể không hay n ối lên cao và ngõ vào LT giữ ở mức thấp các ngõ ra đều sáng. Chân 8: Chân nối mass Chân 16: Chân nối nguồn  Sơ đồ logic và bảng trang thái . Hình 1.15: Sơ đồ logic của IC 74LS247 Sự hoạt động của mạch được thể hiện ở bảng s ự th ật, trong đó đ ối v ới các ngõ ra mức cao (H) là t ắt và mức th ấp (L) là sáng, nghĩa là n ếu 74LS247 tác SVTH: Lê Thanh Tú 15
Mạch đồng hồ số GVHD:Thầy Nguyễn Hoàng Vũ động vào led 7 đoạn thì các đo ạn a, b, c, d, e, f, g c ủa đèn s ẽ sáng hay t ắt tùy thuộc vào ngõ ra tương ứng là thấp(L)hay cao(H). Bảng 1.7: Bảng trạng thái của IC 74LS247 Dựa vào bảng trạng thái ta nhận thấy r ằng sau khi gi ải mã IC cho ra 15 giá trị của mã led 7 đoạn, 15 mã này đ ược thể hi ện nh ư sau: Hình 1.16: 15 giá tr ị c ủa mã led 7 đo ạn Chú ý: khi ngõ vào đều mức cao thì led s ẽ t ắt. SVTH: Lê Thanh Tú 16
Mạch đồng hồ số GVHD:Thầy Nguyễn Hoàng Vũ PHẦN 2: THIẾT KẾ MẠCH ĐỔNG HỒ SỐ 2.1 THIẾT KẾ SƠ ĐỒ MẠCH. 2.1.1 Sơ đồ khối mạch. Mạch đồng hồ số được xây dựng trên mô hình nh ư sau: Khối tạo xung Khối đếm Khối giải mã Khối hiển thị Khối taïo Maïch Mạch Led 7 giải mã xung ñeám đoạn BCD duøng Giaây loại IC555 anode chung Maïch Mạch Led 7 ñeám giải mã đoạn phuùt BCD loại anode chung Mạch Led 7 Mạch giải mã đoạn Đếm BCD loại Giờ anod chung Khối nguồn SVTH: Lê Thanh Tú 17
Mạch đồng hồ số GVHD:Thầy Nguyễn Hoàng Vũ Hình 2.1: Sơ đồ khối mạch  Nhiệm vụ các khối: - Khối tạo xung: tạo xung vuông với tần số 1Hz, đ ưa vào b ộ đếm và khích cho bộ đếm hoạt động. - Khối đếm: nhận xung dao đ ộng t ừ kh ối t ạo xung đ ể x ử lý đưa ra tín hiệu mã hóa BCD và đ ưa tín hi ệu này vào kh ối gi ải mã. - Khối giải mã: giải mã BCD và đ ưa vào kh ối hi ển th ị. - Khối hiển thị: hiện thị tín hiệu sau gi ải mã - Khối nguồn: đảm bảo cung cấp đ ủ nguồn cho IC hoạt đ ộng nguồn Vcc =+5v. 2.1.2 Khối tạo xung.(dùng IC 555) Bộ tạo xung là thành phần quan trọng nh ất c ủa h ệ. Đ ặt bi ệt là đ ối với bộ đếm, nó quyết định các trạng thái ngõ ra c ủa bộ đ ếm. Có rất nhìu mạch tạo dao động, nhưng do s ự thông d ụng ta ch ỉ quan tâm đến mạch tạo xung dùng IC LM555.  Tính toán các giá trị chính trong mạch t ạo xung. - Các công thức tính toán và một số đ ều c ần bi ết: Tn = 0,693.(R1+R2).C1 (Tn là thời gian xả điện) Tx= 0,693.R2C1 (Tx là thời gian nạp điện) T=Tn+Tx ( T chu kỳ dao động) T= 0.693.(R1+2R2).C1 Điện trở R1 ≥ 1kΩ - Tính toán giá trị trong mạch. Vì đây là mạch đồng hồ số cho nên đ ể cho thời gian đ ược chính xác thì: T = 1s, Tn=Tx. Để cho bài toán đ ược đ ơn giản ta chọn R 1=1kΩ, C1= 47μF. Tính R2. Ta có: T= 0.693.(R 1+2R2).C1 SVTH: Lê Thanh Tú 18
Mạch đồng hồ số GVHD:Thầy Nguyễn Hoàng Vũ 1= 0.693.(103+2.R2).47.10-6  R2=14,85kΩ Chọn điện trở R2 =14,7kΩ  Sơ đồ mạch tạo xung: +5v R4 220R R1 D1 1k 8 U13 4 3 VCC R Q 7 DC 5 CV R3 R2 R5 4k7 10k 220 GND 2 6 TR TH 1 NE555 D2 C2 C1 103j 47u Hình 2.2: Sơ mạch tạo xung dùng IC 555  Dạng xung tại ngõ ra sau khi mô phỏng. Hình 2.3: Dạng xung ngõ ra tại chân s ố 3 c ủa IC 555 2.1.3 Khối đếm Sau khi được tác động một xung vào chân CLK c ủa kh ối đ ếm thì bộ đếm sẽ thực hiện đếm một lần. Ở đây ta dùng IC 74LS90. Đ ối với loại IC này hai thông s ố quan trọng để tạo nên bộ phận đếm là: bảng chân lý mã hóa ra BCD và b ảng mức Reset để reset trở về trạng thái ban đ ầu.  Bảng chân lý mã hóa BCD của IC 74LS90: SVTH: Lê Thanh Tú 19
Mạch đồng hồ số GVHD:Thầy Nguyễn Hoàng Vũ Bảng 2.1: Bảng chân lý BCD của IC 74LS90 Trong bảng chân lý có một chú ý quan tr ọng là ngõ ra Q 0 được nối với đầu vào CP1.  Bảng mức reset của IC 74LS90: Bảng 2.2: Bảng mức reset IC 74LS90 2.1.4 Khối giải mã. SVTH: Lê Thanh Tú 20