intTypePromotion=1
zunia.vn Tuyển sinh 2024 dành cho Gen-Z zunia.vn zunia.vn
ADSENSE

Luận văn Thạc sĩ: Nghiên cứu và ứng dụng thuật toán mật mã bảo vệ thiết kế FPGA

Chia sẻ: Nguyễn Văn H | Ngày: | Loại File: PDF | Số trang:39

64
lượt xem
7
download
 
  Download Vui lòng tải xuống để xem tài liệu đầy đủ

Cấu trúc của luận văn được bố cục thành 3 chương: Chương 1 đề cập đến một số phương pháp tấn công và bảo vệ thiết kế FPGA. Chương 2 đề cập đến giải pháp bảo vệ thiết kế FPGA thông qua vi mạch xác thực. Giải pháp mã hóa thiết kế FPGA sẽ được trình bày trong. Chương 3. Cuối cùng là một số kết luận và hướng phát triển tiếp theo.

Chủ đề:
Lưu

Nội dung Text: Luận văn Thạc sĩ: Nghiên cứu và ứng dụng thuật toán mật mã bảo vệ thiết kế FPGA

MỤC LỤC<br /> MỤC LỤC ......................................................................................................................1<br /> BẢNG VIẾT TẮT..........................................................................................................3<br /> DANH SÁCH BẢNG .....................................................................................................4<br /> DANH SÁCH HÌNH ......................................................................................................5<br /> TÓM TẮT LUẬN VĂN ................................................................................................6<br /> MỞ ĐẦU .........................................................................................................................7<br /> CHƢƠNG 1 MỘT SỐ PHƢƠNG PHÁP TẤN CÔNG VÀ BẢO VỆ THIẾT KẾ<br /> FPGA ..............................................................................................................................9<br /> 1.1<br /> <br /> Một số phƣơng pháp tấn công ............................................................................9<br /> <br /> 1.1.1 Nhân bản, dán nhãn sai và sản xuất vượt số lượng ............................................9<br /> 1.1.2 Kỹ thuật đảo ngược ..........................................................................................10<br /> 1.1.3 Kỹ thuật tấn công đọc lại .................................................................................11<br /> 1.2<br /> <br /> Một số phƣơng pháp ả<br /> <br /> .............................................................................12<br /> <br /> 1.2.1 Mã hóa bitstream..............................................................................................13<br /> ct<br /> <br /> 1.2.2<br /> <br /> tstr<br /> <br /> ng<br /> <br /> 1.2.3<br /> 1.3<br /> <br /> c<br /> <br /> t<br /> <br /> ct<br /> <br /> ...........................................................................................16<br /> c.........................................................................................17<br /> <br /> ận hƣơng ................................................................................................18<br /> <br /> CHƢƠNG 2 GIẢI PHÁP BẢO VỆ THIẾT KẾ FPGA BẰNG IC XÁC THỰC ..19<br /> 2.1<br /> <br /> ự<br /> <br /> h n th nh phần ........................................................................................19<br /> <br /> 2.2<br /> <br /> Thi t<br /> <br /> 2.3<br /> <br /> Thi t<br /> <br /> 2.4<br /> <br /> Thi t<br /> <br /> giải pháp ..............................................................................................20<br /> ần bảo v<br /> <br /> ộ<br /> <br /> -bit .....................................................................22<br /> <br /> i á thự ..........................................................................................22<br /> <br /> 2.4.1 Bộ tạo số ngẫu nhiên .......................................................................................22<br /> uật to n<br /> ấu tr c ản t n s<br /> <br /> .............................................................................................23<br /> ng đ<br /> <br /> ct<br /> <br /> c. .............................................................24<br /> <br /> 2.4.4 Giao thức 1-wire .............................................................................................25<br /> ưu đ t uật to n c ư ng tr n c n ............................................................26<br /> 2.5<br /> <br /> t<br /> <br /> ả ...............................................................................................................26<br /> <br /> 2.6<br /> <br /> t<br /> <br /> ận ..............................................................................................................27<br /> <br /> CHƢƠNG 3 GIẢI PHÁP MÃ HÓA THIẾT KẾ FPGA..........................................28<br /> 3.1<br /> <br /> Giải pháp thực hi n ...........................................................................................28<br /> <br /> 3.2<br /> <br /> Thuật toán GOST 28147-89 .............................................................................28<br /> <br /> 3.2.1 Ký hiệu .............................................................................................................28<br /> 3.2.2 Phép biến đổi Sbox ..........................................................................................30<br /> <br /> 1<br /> <br /> 3.2.3 Các biến đổi .....................................................................................................30<br /> 3.2.4 Thuật to n lược đ khóa ..................................................................................31<br /> 3.2.5 Thuật to n<br /> <br /> ã ó c<br /> <br /> ản ................................................................................31<br /> <br /> 3.3<br /> <br /> Xây dựng phần mềm mã hóa............................................................................32<br /> <br /> 3.4<br /> <br /> Thi t k bộ giải mã ............................................................................................33<br /> <br /> 3.5<br /> <br /> Thi t k lõi mật mã GOST 28147-89 ...............................................................34<br /> <br /> 3.6<br /> <br /> Mô phỏng và thử nghi m ..................................................................................35<br /> <br /> 3.7<br /> <br /> K t luận ..............................................................................................................37<br /> <br /> KẾT LUẬN ..................................................................................................................38<br /> TÀI LIỆU THAM KHẢO...........................................................................................39<br /> <br /> 2<br /> <br /> BẢNG VIẾT TẮT<br /> hi<br /> <br /> ngh<br /> <br /> Ti ng Anh<br /> <br /> ngh<br /> <br /> Ti ng Vi t<br /> <br /> AE<br /> <br /> Authenticated Encryption<br /> <br /> Mã hóa chứng th c<br /> <br /> AES<br /> <br /> Advanced Encryption Standard<br /> <br /> Chuẩn mã hóa tiên tiến<br /> <br /> ASIC<br /> <br /> Application Specific Integrated Circuit<br /> <br /> Mạch tích hợp chuyên d ng<br /> <br /> AXI<br /> <br /> Advanced eXtensible Interface<br /> <br /> Giao tiếp mở rộng tiên tiến<br /> <br /> BRAM<br /> <br /> Block Random Access Memory<br /> <br /> CMAC<br /> <br /> Cipher-based MAC<br /> <br /> Khối bộ nhớ truy cập ngẫu<br /> nhiên<br /> Mã xác th c d a trên mã hóa<br /> <br /> CPLD<br /> <br /> Complex Programmable Logic Device<br /> <br /> Linh kiện logic lập trình<br /> <br /> CRC<br /> <br /> Cyclic Redundancy Check<br /> <br /> ã<br /> hoàn<br /> <br /> EEPROM<br /> <br /> Electrically Erasable Programmable<br /> Read-Only Memory<br /> <br /> Bộ nhớ chỉ đọc có th xóa<br /> bằng đ ện<br /> <br /> FIPS<br /> <br /> Federal Information Processing<br /> Standards<br /> <br /> Tiêu chuẩn x lý thông tin liên<br /> bang<br /> <br /> FPGA<br /> <br /> Field Programmable Gate Array<br /> <br /> Mảng các cổng lập trình<br /> <br /> HDL<br /> <br /> Hardware Description Language<br /> <br /> Ngôn ngữ mô tả phần cứng<br /> <br /> IC<br /> <br /> Integrated Circuit<br /> <br /> Mạch tích hợp<br /> <br /> ICAP<br /> <br /> Internal Configuration Access Port<br /> <br /> Cổng cấu hình trong<br /> <br /> IO<br /> <br /> Input Output<br /> <br /> Cổng vào ra<br /> <br /> LFSR<br /> <br /> Linear Feedback Shift Register<br /> <br /> LUT<br /> <br /> Look-Up Table<br /> <br /> Thanh ghi dịch phản h i tuyến<br /> tính<br /> Bảng tra<br /> <br /> MAC<br /> <br /> Message Authentication Code<br /> <br /> Mã bản tin xác th c<br /> <br /> PCB<br /> <br /> Printed Circuit Board<br /> <br /> Bảng mạch in<br /> <br /> RAM<br /> <br /> Random Access Memory<br /> <br /> Bộ nhớ truy cập ngẫu nhiên<br /> <br /> RNG<br /> <br /> Random Number Generator<br /> <br /> Bộ tạo số ngẫu nhiên<br /> <br /> tr<br /> <br /> ư t ừa tuần<br /> <br /> 3<br /> <br /> DANH SÁCH BẢNG<br /> ảng -<br /> <br /> c<br /> <br /> ảng -<br /> <br /> ố<br /> <br /> được s<br /> ữ l ệu được s<br /> <br /> ng trong t uật to n<br /> ng đ t n g trị<br /> <br /> Bảng 2-3: Thông số tài nguyên s d ng sau tổng hợp<br /> <br /> -1<br /> <br /> 25<br /> 26<br /> 29<br /> <br /> 4<br /> <br /> DANH SÁCH HÌNH<br /> n<br /> u tr n từ D đến bitstream. ........................................................ 10<br /> n<br /> ết ợp qu tr n<br /> ã o v<br /> c t c tstr<br /> ................................ 16<br /> n<br /> ô n p ư ng t ức s<br /> ng<br /> c t c 10]. ............................... 18<br /> n<br /> ết ế l<br /> c t c v ứng ng ...................................................... 20<br /> n<br /> u tr n oạt động c l<br /> c t c .................................................. 21<br /> n<br /> ết ế c n ộ đế<br /> t ................................................................ 22<br /> n<br /> ết ế ộ tạo số ngẫu n n ............................................................ 22<br /> n<br /> ản đ sóng c g o t ức -Wire .................................................... 25<br /> n<br /> ưu đ t uật to n lu ng đ u<br /> n c n ......................................... 26<br /> Hình 3.3 Phần m m mã hóa tệp cấu hình FPGA. ............................................... 33<br /> Hình 3.4 Giải thuật th c hiện phần m m. ........................................................... 33<br /> Hình 3.5 Cấu trúc bộ giải mã tệp cấu hình.......................................................... 34<br /> Hình 3.6 Giải thuật th c hiện trên Microblaze. .................................................. 34<br /> Hình 3.7 Cấu trúc lõi mật mã GOST 28147-89. ................................................. 35<br /> n<br /> Đóng gó P c a lõi mật mã GOST 28147-89 s d ng Xilinx Vivado.<br /> ............................................................................................................................. 35<br /> Hình 3.9 Mô phỏng th nghiệm lõi mật mã GOST 28147-89. ........................... 36<br /> Hình 3.10 Th nghiệm sau khi nạp thiết kế bộ cộng. ......................................... 37<br /> <br /> 5<br /> <br />
ADSENSE

CÓ THỂ BẠN MUỐN DOWNLOAD

 

Đồng bộ tài khoản
2=>2