Xây dựng mô hình cấu hình lại từng phần động cho mạng trên chip trên FPGA

Chia sẻ: _ _ | Ngày: | Loại File: PDF | Số trang:5

Thêm vào BST

Báo xấu

26
lượt xem 4
download

Download Vui lòng tải xuống để xem tài liệu đầy đủ

Bài viết Xây dựng mô hình cấu hình lại từng phần động cho mạng trên chip trên FPGA trình bày một mô hình cấu hình lại từng phần động trên FPGA cho mạng trên chip. Mô hình cho phép cấu hình lại kích thước các bộ đệm trong bộ định tuyến tại thời gian chạy thích nghi theo trạng thái lưu lượng của các ứng dụng đưa vào mạng để tối ưu các thông số như độ trễ, thông lượng hay năng lượng tiêu thụ.

Chủ đề:

Bình luận(0) Đăng nhập để gửi bình luận!

Lưu

Nội dung Text: Xây dựng mô hình cấu hình lại từng phần động cho mạng trên chip trên FPGA

ISSN 1859-1531 - TẠP CHÍ KHOA HỌC VÀ CÔNG NGHỆ ĐẠI HỌC ĐÀ NẴNG, SỐ 11(96).2015, QUYỂN 1 91 XÂY DỰNG MÔ HÌNH CẤU HÌNH LẠI TỪNG PHẦN ĐỘNG CHO MẠNG TRÊN CHIP TRÊN FPGA IMPLEMENTATION OF A DYNAMIC PARTIAL RECONFIGURABLE FPGA FRAMEWORK FOR FLEXIBLE NETWORK ON CHIP Nguyễn Văn Cường1, Trần Thanh2, Phạm Ngọc Nam1 1 Trường Đại học Bách khoa Hà Nội; cuong.nguyenvan@hust.edu.vn 2 Trường Đại học Đông Á Đà Nẵng; thanht@donga.edu.vn Tóm tắt - Linh hoạt và khả năng mở rộng là các đặc tính rất quan Abstract - Flexibility and scalability are very important trọng trong các thiết bị nhúng hiện đại. Cấu hình lại từng phần characteristics of modern embedded devices. The Dynamic động (Dynamic Partial Reconfigurable) trên FPGA và kiến trúc Partial Reconfigurable (DPR) FPGA and Network on Chip (NoC) mạng trên chip (NetworkonChip: NoC) là các giải pháp tuyệt vời architectures are excellent solutions to these requirements. In this cho các yêu cầu thiết kế này. Bài báo này trình bày một mô hình paper, we design a dynamic partial reconfigurable model based cấu hình lại từng phần động trên FPGA cho mạng trên chip. Mô on FPGA for Network on Chip. The aim of this study is to perform hình cho phép cấu hình lại kích thước các bộ đệm trong bộ định the buffer size reconfiguration in the router at run-time adapted to tuyến tại thời gian chạy thích nghi theo trạng thái lưu lượng của the traffic state of applications that are used for the network in các ứng dụng đưa vào mạng để tối ưu các thông số như độ trễ, order to optimize some parameters such as lantency, throughput thông lượng hay năng lượng tiêu thụ. Mô hình này đã được or energy consumption. This model is implemented and tested on chúng tôi thực hiện và kiểm chứng trên FPGA Virtex-6chíp Virtex-6 XC6VLX240T FPGA with both AXI and PLB Buses. XC6VLX240T với hai kiến trúc Bus AXI và PLB. Từ khóa - cấu hình lại từng phần động; mạng trên chip; FPGA; Key words - DPR; NoC; FPGA; Buffer; Router; Embedded bộ đệm; bộ định tuyến; thiết bị nhúng. device. 1. Đặt vấn đề giảm hiệu năng. Chính vì điều này mà việc thiết kế bộ định Với những ưu việt của công nghệ bán dẫn hiện nay, số tuyến cho mạng trên chip cho phép thay đổi kích thước các lượng các ứng dụng được tích hợp lên chip ngày càng tăng. bộ đệm thích nghi theo trạng thái lưu lượng đưa vào mạng Kiến trúc Bus truyền thống không còn phù hợp với các yêu tại thời gian chạy của hệ thống là hết sức cần thiết để tối ưu cầu của hướng công nghệ mới này [1-2]. Kiến trúc NoC đã các thông số hiệu năng, năng lượng tiêu thụ và chi phí. được đề xuất và được xem như là một giải pháp thay thế Để giải quyết vấn đề này, chúng tôi sử dụng công nghệ cho kiến trúc Bus. Kiến trúc NoC cung cấp một cơ sở hạ cấu hình lại từng phần động, phần cứng/phần mềm kết hợp tầng truyền thông có hiệu năng cao và dễ dàng tích hợp một trên FPGA để thực hiện cấu hình lại kích thước các bộ số lượng lớn các lõi IP (Intellectual Property) lên một hệ đệm. Với tính ưu việt của công nghệ cấu hình lại từng phần thống trên chip (System-on-Chip: SoC) [3-4]. Vì vậy, kiến động trong FPGA ngày nay, cho phép thêm vào hoặc gỡ ra trúc NoC đã được lựa chọn để thiết kế trong hầu hết các một phần nào đó của hệ thống tại thời gian chạy nếu cần thiết bị nhúng ngày nay. Các thiết bị nhúng ngày càng được thiết, trong khi các phần khác của hệ thống vẫn hoạt động tích hợp nhiều ứng dụng, đặc biệt trong miền ứng dụng đa bình thường, mà không bị bất kỳ một ngắt nào hay yêu cầu phương tiện. Vì vậy, đặc tính linh hoạt và thích nghi với sự phải khởi động lại hệ thống. Cấu hình lại từng phần động thay đổi của các ứng dụng tại thời gian chạy trong các thiết cũng cho phép mở rộng, nâng cấp, thay đổi hoặc sửa lỗi hệ bị nhúng là rất quan trọng. Điều này giúp hệ thống dễ dàng thống một cách dễ dàng và linh hoạt [10]. Đây cũng là ưu tối ưu các thông số như hiệu năng và năng lượng tiêu thụ điểm khi thực hiện một thiết bị nhúng với công nghệ FPGA theo từng ứng dụng cụ thể. Các bộ đệm trong bộ định tuyến so với thực hiện trên công nghệ ASIC. đóng vai trò quan trọng, vì chúng ảnh hưởng trực tiếp đến Phần còn lại của bài báo được tổ chức như sau: Trong hiệu năng, năng lượng tiêu thụ và cả diện tích của thiết bị. mục 2, chúng tôi sẽ giới thiệu tổng quan về bộ định tuyến Trong [5], các tác giả đã chỉ ra năng lượng tiêu thụ của các cho mạng trên chíp. Trong mục 3, chúng tôi trình bày chi bộ đệm chiếm khoảng 46% năng lượng tiêu thụ của bộ định tiết về mô hình cấu hình lại từng phần động trên FPGA. tuyến và diện tích chiếm khoảng 15% so với tổng diện tích Mục 4, kết quả thực nghiệm được đưa ra phân tích và của bộ định tuyến. Các nghiên cứu trong [6-7] cũng cho đánh giá. Cuối cùng, kết luận và công việc trong tương lai thấy rằng nguồn tiêu thụ tĩnh và động lớn nhất trong bộ được trình bày trong mục 5. định tuyến tập trung tại các bộ đệm. Các đánh giá trong [8-9] chỉ ra sự ảnh hưởng của kích thước bộ đệm đến hiệu 2. Giới thiệu tổng quan về bộ định tuyến năng trong mạng là rất lớn. Khi kích thước bộ đệm tăng thì Trong nghiên cứu này, chúng tôi sử dụng bộ định tuyến độ trễ được cải thiện và thông lượng tăng cao, ngược lại có cấu hình mạng 2D-Mesh vì cấu hình mạng 2D-Mesh có kích thước bộ đệm giảm thì độ trễ tăng cao, thông lượng tính linh hoạt cao và dễ dàng thực hiện với công nghệ giảm. Tuy nhiên, khi kích thước bộ đệm lớn, nhưng lưu FPGA hiện nay. Bộ định tuyến gồm có 5 cổng hai hướng lượng đưa vào mạng thấp thì dẫn đến lãng phí tài nguyên bao gồm: Đông (E), Tây (W), Nam (S), Bắc (N) và cổng và làm tăng năng lượng tiêu thụ. Ngược lại, bộ đệm có kích nội bộ (L). Các cổng E, W, S, N được nối với các bộ định thước nhỏ, nhưng lưu lượng đưa vào mạng lớn thì làm tuyến lân cận và cổng L là cổng nội bộ, được nối với tài
92 Nguyễn Văn Cường, TrầnThanh, Phạm Ngọc Nam nguyên mạng. Cơ chế truyền thông được sử dụng trong FPGA và cấu trúc phần này không thay đổi trong suốt quá thiết kế này là chuyển mạch gói với cơ chế điều khiển trình hoạt động của hệ thống. Phần tĩnh chịu trách nhiệm luồng whormhole kết hợp kênh ảo và thuật toán định tuyến điều khiển quá trình hoạt động của toàn hệ thống trong XY. Bộ định tuyến đã được thiết kế với 5 khối chính bao thời gian chạy ứng dụng và điều khiển quá trình cấu hình gồm: Bộ đệm ngõ vào (FIFO queue), bộ giải mã flit và lại kích thước của bộ đệm trong bộ định tuyến theo trạng định tuyến (Flit decoder), chuyển mạch (Switch), kênh ảo thái lưu lượng đưa vào mạng nếu cần thiết. Trong thiết kế (Virtual Channel) và bộ phân xử (Arbiter) như Hình 1. này, phần tĩnh bao gồm các khối sau: Một Microblaze là vi xử lý nhúng đóng vai trò xử lý trung tâm và điều khiển các hoạt động cấu hình lại của hệ thống qua hệ thống Bus AXI/PLB. Khối Uart có chức năng giao tiếp với máy tính thông qua cổng truyền thông nối tiếp chuẩn RS-232 để hiển thị các thông báo và kết quả trên máy tính. Khối sysAce_Compact Flash thực hiện giao tiếp với bộ nhớ ngoài Compact Flash (CF), nơi lưu trữ các file cấu hình. Bộ định thời (Timer) dùng để đo thời gian cấu hình lại của hệ thống. Khối HWICAP là một lõi cứng được cung cấp bởi Xilinx [11-12] (XPS_ICAP dùng cho Bus PLB hoặc AXI_ICAP sử dụng cho Bus AXI), nó đóng vai trò Hình 1. Kiến trúc của bộ định tuyến rất quan trọng trong hệ thống cấu hình lại động và có nhiệm vụ nhận các file cấu hình từ bộ nhớ ngoài CF, để 3. Xây dựng mô hình hệ thống nạp xuống khu vực cấu hình động của FPGA. 3.1. Luồng thiết kế Để thiết lập mô hình hệ thống cấu hình lại từng phần động, chúng tôi thực hiện theo luồng thiết kế như Hình 2. Hình 3. Sơ đồ khối tổng quát của hệ thống Hình 2. Sơ đồ luồng thiết lập hệ thống Trong luồng này, các bộ công cụ của Xilinx được sử dụng bao gồm: ISE, XPS, PlanAhead và SDK phiên bản 14.1. Phần tĩnh và hộp đen của hệ thống được tạo ra bởi công cụ XPS. XPS lựa chọn và kết nối các lõi IP, sau đó tổng hợp và tạo ra các file nestlist (.ngcflie) cũng như các file ràng buộc (.bmmfile), đồng thời tạo các driver cũng như datasheet để phục vụ cho việc phát triển phần mềm ở các công đoạn tiếp theo. Công cụ ISE được sử dụng để tổng hợp phần động Hình 4. Thiết lập phần cứng trên công cụ XPS cho mô hình, cụ thể nó tạo ra bộ định tuyến Mesh, các bộ Phần động (phần cấu hình lại được) là các mô đun chức đệm có kích thước khác nhau, để chuẩn bị cho việc tạo ra file năng trong hệ thống có thể thay đổi, thay thế, sửa lỗi hoặc gỡ cấu hình (bitstreamfile). Các file cần thiết đã được tạo ra từ bỏ được tại thời gian chạy để thích nghi với yêu cầu cấu trúc XPS và ISE sẽ được tổng hợp bởi công cụ PlanAhead, để tạo của hệ thống thực hiện trên FPGA. Trong thiết kế này, các ra file cấu hình nạp vào FPGA khi hệ thống yêu cầu. Tiếp bộ đệm của bộ định tuyến được đặt trong bộ nhớ động của theo, một phần mềm điều khiển sẽ được phát triển trên công FPGA, nó giao tiếp với phần tĩnh qua hệ thống Bus Macro. cụ SDK và được biên dịch thành một file có cấu trúc ELF, Hoạt động cấu hình lại này được thực hiện nhờ vào bộ điều sau đó được nạp xuống FPGA để phục vụ cho việc điều khiển cấu hình và vi xử lý nhúng được đặt trong phần tĩnh. khiển và giám sát quá trình cấu hình lại. Bộ điều khiển cấu hình kết nối bộ nhớ ngoài với ICAP thông 3.2. Thiết lập hệ thống qua Bus AXI/PLB. Bộ nhớ ngoài CF được sử dụng để lưu Hệ thống cấu hình lại từng phần động được xây dựng trữ các file cấu hình từng phần. Để thực hiện một quá trình bao gồm 2 phần, đó là phần tĩnh (static) và phần động cấu hình, bộ điều khiển sẽ đọc file cấu hình mong muốn từ (dynamic) được chỉ ra như Hình 3. bộ nhớ ngoài CF để ghi vào ICAP, tiếp theo dữ liệu sẽ được Phần tĩnh được đặt trong khu vực “tĩnh” của một đọc từ ICAP để ghi vào bộ nhớ cấu hình của FPGA.
ISSN 1859-1531 - TẠP CHÍ KHOA HỌC VÀ CÔNG NGHỆ ĐẠI HỌC ĐÀ NẴNG, SỐ 11(96).2015, QUYỂN 1 93 Hệ thống được xây dựng và tổng hợp trên XPS như Hình 4. thống sẽ thực hiện cấu hình bằng cách đọc dữ liệu file cấu Sau khi phần cứng của hệ thống được thiết lập, một hình tương ứng đã được lưu trữ trong bộ nhớ ngoài CF để phần mềm điều khiển bằng ngôn ngữ C được tạo ra trên truyền đến và ghi vào HWICAP. Sau khi hoàn tất quá trình công cụ SDK dùng để điều khiển, giám sát quá trình cấu ghi vào HWICAP, dữ liệu sẽ được ghi vào bộ nhớ cấu hình hình cũng như đo đạc một vài thông số cấu hình như thời của FPGA (phần động chức bộ định tuyến) từ HWICAP. gian hoặc tốc độ. Quá trình điều khiển và giám sát của Bước 4: Một hàm ngắt sẽ kiểm tra trạng thái hoàn phần mềm được thực hiện theo lưu đồ giải thuật như Hình thành của quá trình cấu hình vào bộ nhớ cấu hình của 5. Hoạt động của lưu đồ được mô tả như sau: FPGA. Nếu quá trình cấu hình đã hoàn tất, một quá trình cấu hình mới sẽ được kiểm tra và bắt đầu thực hiện. 4. Kết quả thực nghiệm 4.1. Tổng hợp và layout vật lý hệ thống Trong mục này kết quả tổng hợp và layout vật lý các khối chức năng trong hệ thống sẽ được trình bày. Thiết kế của chúng tôi được thực hiện và thử nghiệm trên Kit FPGA Virtex-6 ML605-XC6VLX240T với các loại Bus AXI/PLB. Tần số hoạt động của hệ thống tại 100 MHz, tốc độ truyền nối tiếp giữa máy tính và FPGA là 115.200 baud thông qua cổng UART. Các công cụ hỗ trợ thiết kế trong nghiên cứu này bao gồm: ISE, XPS, SDK và PlanAhead phiên bản 14.1 của Xilinx. Tài nguyên phần cứng của hệ thống được chỉ ra như trong Bảng 1. Ta thấy khi sử dụng hệ thống Bus AXI thì tài nguyên phần cứng có phần tăng hơn so với hệ thống Bus PLB. Tuy nhiên, tài nguyên Register và Slice tăng không đáng kể, chỉ có tài nguyên LUT của Bus AXI tăng 0.4 % so với Bus PLB. Bảng 1. Tài nguyên sử dụng của hệ thống trên FPGA Virtex-6 chip XC6VLX240T Tài AXI Sẵn có PLB nguyên Sử dụng % Sử dụng % Register 301440 4249 1.41 4257 1.41 LUT 150720 4243 2.82 4948 3.28 Slice 37680 1904 5.05 1915 5.08 Hình 5. Lưu đồ thuật toán điều khiển quá trình cấu hình Bước 1: Khi hệ thống bắt đầu hoạt động, chương trình sẽ thiết lập cấu hình của các khối: khối SysAce để có thể giao tiếp với bộ nhớ ngoài CF; khối HWICAP để chuẩn bị cho việc cấu hình; khởi tạo cấu hình cho bộ định thời để chuẩn bị cho việc đo đạc thời gian cấu hình. Bước 2: Sau khi các thiết lập ở bước 1 thành công, hệ thống sẽ tiếp tục kiểm tra lưu lượng dữ liệu được đưa vào tại các ngõ vào bộ định tuyến. Nếu lưu lượng tại các ngõ vào có thay đổi (lưu lượng được kiểm tra theo một trong hai thông số sau: (1) kích thước gói tin (Packet size) hoặc (2) tốc độ gói tin bơm vào mạng (Flit Injection Rate: FIR)) thì hệ thống sẽ thông báo cho người dùng quyết định lựa chọn cấu hình. Việc lựa chọn được thực hiện bằng bàn Hình 6. Vị trí vật lý của các thành phần trong hệ thống phím và truyền đến FPGA thông qua giao tiếp UART. Các vị trí vật lý của các thành phần trong hệ thống Bước 3: Nếu việc lựa chọn cấu hình được thiết lập, hệ được đặt như Hình 6. Trong đó, các vùng A, B, C, D là các bộ đệm tương ứng với các ngõ vào E, W, S, N của bộ
94 Nguyễn Văn Cường, TrầnThanh, Phạm Ngọc Nam định tuyến, chúng được đặt trong vùng động của FPGA. Theo kết quả mô phỏng, chúng ta dễ thấy rằng khi chọn Phần tĩnh của hệ thống bao gồm Microblaze, Bus, kích thước bộ đệm lớn thì trễ và thông lượng sẽ đạt tối ưu. sysAce_CompactFlash,… được đặt trong vùng tĩnh của Tuy nhiên, chúng ta phải trả giá là năng lượng tiêu thụ quá FPGA (vùng màu xanh). lớn. Ví dụ: Tại tốc độ gói tin đưa vào mạng là 0.2 4.2. Lựa chọn các thông số tối ưu và thực hiện cấu hình (flits/cycle/node), nếu chúng ta sử dụng bộ đệm có kích thước bằng 16, lúc đó trễ sẽ mất 17.5 (chu kỳ); thông lượng Trước khi cấu hình lại các bộ đệm của bộ định tuyến, đạt 0.1 (flits/cycle/node) và năng lượng tiêu thụ là kích thước bộ đệm sẽ được lựa chọn sao cho phù hợp với 3.15(mW). Trong khi đó, nếu chúng ta sử dụng bộ đệm có tốc độ gói tin đưa vào mạng để các thông số như trễ, thông kích thước là 4, lúc đó trễ mất 17.5 (chu kỳ); thông lượng lượng, năng lượng tiêu thụ đạt được tối ưu. Để xác định các cũng đạt 0.1 (flits/cycle/node), nhưng năng lượng tiêu thụ thông số này, chúng tôi tiến hành mô phỏng mạng 2D- chỉ mất 1.84(mW). Rõ ràng, hiệu năng đạt được khi sử Mesh có kích thước 4x4, được kết nối bởi các bộ định dụng bộ đệm có kích thước bằng 16 và 4 trong trường hợp tuyến đã được giới thiệu ở mục 2 bằng cách mở rộng công này là như nhau, nhưng xét về năng lượng tiêu thụ thì khi cụ mô phỏng NoCTweak trong [13]. Công cụ này cho phép sử dụng bộ đệm có kích thước bằng 4 sẽ tiết kiệm được mô phỏng nhiều chức năng cho kiến trúc NoC, nó được 41.5 % so với sử dụng bộ đệm có kích thước bằng 16. Điều phát triển dựa trên ngôn ngữ hệ thống SystemC [14]. Các này cho chúng ta thấy rằng, nếu chúng ta chọn kích thước thông số mô phỏng được thiết lập như sau: Lưu lượng ngẫu bộ đệm không phù hợp với tốc độ gói tin đưa vào mạng khi nhiên; định tuyến XY, tốc độ gói tin đưa vào mạng từ cấu hình thì các thông số trễ, thông lượng hay năng lượng (0-0.7) (flits/cycle/node); kích thước bộ đệm lần lượt là 2, tiêu thụ sẽ không đạt được tối ưu. Dựa vào các đồ thị ở 4, 8, 16 (buffer depth); thời gian mô phỏng 50.000 chu kỳ; Hình 8, 9 và 10, chúng ta có thể xác định được kích thước thời gian khởi động 5.000 chu kỳ. Các kết quả mô phỏng bộ đệm tối ưu theo tốc độ gói tin đưa vào mạng như sau: được trình bày như Hình 7, Hình 8, và Hình 9. (0.00
ISSN 1859-1531 - TẠP CHÍ KHOA HỌC VÀ CÔNG NGHỆ ĐẠI HỌC ĐÀ NẴNG, SỐ 11(96).2015, QUYỂN 1 95 Bảng 2. Thời gian và tốc độ cấu hình của hệ thống International Symposium on. IEEE, 2005. p. 54-63. [5] P. Kundu, “On-Die Interconnects for Next Generation CMPs”, in Thông số cấu hình BUS Workshop on On and Off-Chip Interconnection Networks for PLB AXI Multicore Systems, Dec. 2006. Thời gian cấu hình (s) 0.074 0.071 [6] X. Chen and L.-S. Peh, “Leakage power modeling and optimization in interconnection networks”, in Proceedings of Tốc độ cấu hình (Mb/s) 0.498 0.519 International Symposium on Low Power Electronics and Design (ISLPED), Aug. 2003, pp. 90–95. 5. Kết luận [7] T. T. Ye, L. Benini, and G. De Micheli, “Analysis of power consumption on switch fabrics in network routers”, in Proceedings Trong bài báo này, một mô hình cấu hình lại từng phần 2002 Design Automation Conference (IEEE Cat. No.02CH37324), động cho mạng trên chip đã được thực hiện và thử nghiệm 2002, pp. 524 – 529. trên FPGA Virtex-6. Kết quả cho thấy hệ thống hoạt động [8] J. H. J. Hu and R. Marculescu, “Application-specific buffer space ổn định cho cả hai hệ thống Bus AXI và PLB. Kích thước allocation for networks-on-chip router design”, in IEEE/ACM các bộ đệm trong bộ định tuyến được cấu hình lại tại lúc hệ International Conference on Computer Aided Design, 2004. ICCAD-2004., 2004, pp. 354–361. thống đang chạy một cách linh hoạt và thích nghi với trạng [9] I. Mendonc and V. Goulart, “Performance of Low Buffer Resource thái lưu lượng được đưa vào mạng giúp cho việc tối ưu các Flexible Router for NoCs”, in ICSNC 2014, The Ninth thông số như trễ, thông lượng, năng lượng tiêu thụ được dễ International Conference on Systems and Networks dàng theo từng ứng dụng cụ thể. Thành công của nghiên Communications, 2014, pp. 35–41. cứu này sẽ là tiền đề cho các nghiên cứu tiếp theo như thực [10] Xilinx, Partial Reconfiguration User Guide -UG702, April 24, hiện cấu lại các bộ định tuyến, các IP hay topo mạng cho 2012, truy cập lần cuối ngày 02 tháng 05 năm 2015, . [11] Xilinx, LogiCORE IP AXI HWICAP (v2.02.a), DS817, April 24, TÀI LIỆU THAM KHẢO 2012, truy cập lần cuối ngày 02 tháng 05 năm 2015, . Quantitative Approach, 4th Edition, 4th ed. Morgan Kaufmann, [12] Xilinx, LogiCORE IP XPS HWICAP (v5.00a), DS586 July 23, 2006. 2010, truy cập lần cuối ngày 02 tháng 05 năm 2015, [2] J. L. J. Liang, S. Swaminathan, and R. Tessier, “ASOC: a scalable, . International Conference on Parallel Architectures and Compilation [13] NoCTweak a Parameterizable Simulator for Early Exploration of Techniques (Cat. No.PR00622), 2000, pp. 37 – 46. Networks On-Chip, 2013, truy cập lần cuối ngày 02 tháng 05 năm [3] L. Benini and G. De Micheli, “Network on Chips: A New SoC 2015, . [4] Beigné, Edith, et al. “An asynchronous NOC architecture providing low [14] Home Open SystemC Initiative (OSCI), 2015, truy cập lần cuối latency service and its multi-level design framework”, In: Asynchronous ngày 02 tháng 05 năm 2015, Circuits and Systems, 2005. ASYNC 2005. Proceedings. 11th IEEE . (BBT nhận bài: 21/09/2015, phản biện xong: 16/10/2015)