Bài giảng Kỹ thuật điện tử số: Bộ nhớ bán dẫn

Chia sẻ: Nguyễn Thị Ngọc Lựu | Ngày: | Loại File: PDF | Số trang:48

Thêm vào BST

Báo xấu

183
lượt xem 26
download

Download Vui lòng tải xuống để xem tài liệu đầy đủ

Bài giảng Kỹ thuật điện tử số: Nguyên lý thiết kế mạch dãy giới thiệu chung về nguyên lý thiết kế mạch dãy, các phần tử hai trạng thái ổn định, Flip - Flops, phân tích các máy trạng thái đồng bộ bởi xung nhịp, thiết kế các máy trạng thái đồng bộ bởi xung nhịp. Đây là tài liệu tham khảo và học tập dành cho sinh viên và giảng viên ngành Điện - điện tử.

Chủ đề:

Bình luận(0) Đăng nhập để gửi bình luận!

Lưu

Nội dung Text: Bài giảng Kỹ thuật điện tử số: Bộ nhớ bán dẫn

Nguyên lý thi t k m ch dãy Nguy n Qu c Cư ng – 3I N i dung • Gi i thi u • Các ph n t hai tr ng thái n ñ nh • Flip-Flops • Phân tích các máy tr ng thái ñ ng b b i xung nh p • Thi t k các máy tr ng thái ñ ng b b i xung nh p Sequential logic design 2
Tài li u tham kh o • Digital Design: Principles & Practices – John F Wakerly – Printice Hall Sequential logic design 3 Gi i thi u • M ch logic dãy: – output 2 tín hi u input t i th i ñi m tn – output 2 c vào tín hi u input trong quá kh • Ví d : m ch ñi u khi n ch n kênh TV s d ng nút b m channel–up và channel-down: – n u trư c ñó kênh ñang ch n là 9, n u b m channel-up thì kênh l a ch n là 10 – n u trư c ñó kênh ñang ch n là 1, n u b m channel-up thì kênh l a ch n là 2 – ... • Vi c s d ng b ng ñ mô t các output ph thu c vào t h p các inputs ñ i v i các m ch dãy là KHÔNG TH Sequential logic design 4
Tr ng thái • Trong m ch dãy s d ng khái ni m tr ng thái ñ mô t : – Tr ng thái c a m t m ch dãy là t p h p các bi n tr ng thái mà giá tr c a nó t i m t th i ñi m ch a ñ y ñ các thông tin c n thi t trong quá kh cho phép xác ñ nh các ho t ñ ng c a m ch trong tương lai – Trong m ch logic các bi n tr ng thái ch có hai giá tr 0 và 1. – S tr ng thái c a m ch có n bi n tr ng thái b ng 2n tr ng thái Sequential logic design 5 Các ph n t 2 tr ng thái n ñ nh M ch có hai tr ng thái n ñ nh: • N u Q = HIGH thì Q_L = LOW • N u Q = LOW thì Q_L = HIGH Sequential logic design 6
Phân tích tương t • Xem xét ñi n áp Vout và Vin Giao c a 2 ñ th t i 3 ñi m ñó là các ñi m cân b ng c a m ch: • Hai ñi m n ñ nh ( ng v i các tr ng thái Q = 0 ho c Q = 1) • M t ñi m metastable: t i ñó Vout1 và Vout2 có giá tr ñi n áp n m gi a m c 1 và 0 Sequential logic design 7 Metastable • Th c t th i gian m ch tr ng thái metastable thư ng ng n, lý do, ch c n m t tác ñ ng ñ l n c a nhi u s kéo nó v m t trong hai tr ng thái stable Sequential logic design 8
Latch và Flip-Flops • Latch và Flip-flops là các ph n t cơ b n trong m ch logic dãy • Flip-Flops: dùng ñ ch m t thi t b logic dãy có kh năng l y m u tín hi u ñ u vào và thay ñ i tín hi u ñ u ra t i th i ñi m ñư c xác ñ nh b i tín hi u xung nh p • Latch: dùng ñ ch thi t b logic dãy có kh năng quan sát tín hi u inputs m t cách liên t c và có th thay ñ i ñ u ra c a nó t i b t kỳ th i ñi m nào mà không ph thu c vào tín hi u xung nh p • Tuy nhiên thư ng 2 khái ni m này có th s d ng như nhau Sequential logic design 9 S-R Latch (Flip-flops) S-R flip-flop: (set-reset) R = 1, S = 0 Q = 0 (reset) S=1, R=0 Q = 1(set) QN : thư ng là ñ u bù c a Q, trong các tài li u còn ñư c ký hi u Q_L hay Tuy nhiên trong tr ng h p S=R=1 thì Q = QN = 0 N u R = 0, S = 0 thì m ch gi ng như m t ph n t bistable Sequential logic design 10
không ñoán ñư c trư c giá tr c a Q và QN khi c R và S thay ñ i giá tr t i cùng th i ñi m Sequential logic design 11 Ký hi u Sequential logic design 12
Trong công ngh CMOS và TTL các c ng NAND thư ng ñư c s d ng hơn là c ng NOR Sequential logic design 13 S – R latch v i Enable • S-R và :output thay ñ i ph thu c vào R và S input • S-R latch v i Enable: output thay ñ i ph thu c vào R và S ch v i ñi u ki n tín hi u Enable tích c c Sequential logic design 14
Sequential logic design 15 D latch (D flip-flops) Sequential logic design 16
• D latch: gi ng S-R latch v i R là ñ o c a S: – Tránh ñư c trư ng h p S=R=1 trong S-R latch • V i C = 1 (tích c c): – D=1 Q = 1, QN = 0 – D=0 Q = 0, QN = 1 • D latch v n g p ph i v n ñ v metastable khi D và C thay ñ i ñ ng th i • Tín hi u C (Control) còn ñư c ký hi u như là E (Enable), Clk (Clock) hay G (Gate) Sequential logic design 17 N u D thay ñ i trong kho ng th i gian tsetup và thold thì D latch có th rơi vào tr ng thái metastable ho c không xác ñ nh Sequential logic design 18
D Flip-flop tác ñ ng theo sư n lên D flip-flop tác ñ ng theo sư n lên : s d ng 2 D latch: • D latch ñ u tiên ñư c g i là master: •CLK = 0 latch m •CLK = 1 latch ñóng •D latch th hai ñư c g i là slave: • m trong su t th i gian CLK = 1, tuy nhiên giá tr c a nó ch thay ñ i t i th i ñi m b t ñ u khi CLK thay ñ i t 0 1 do master ñã ñóng và không thay ñ i trong kho ng th Sequential logic design i gian CLK = 1 19 Sequential logic design 20
khi CLK thay ñ i 0 1 n u ñi u ki n t_{hold} và t_{setup} không th a mãn, D flip-flop có th rơi vào tr ng thái không xác ñ nh ho c metasatble. Sequential logic design 21 D flip-flop tác ñ ng theo sư n xu ng Sequential logic design 22
D flip-flop có ñ u vào không ñ ng b ð u vào không ñ ng b preset và clear Chú ý: tuy nhiên sơ ñ trên không ñư c dùng ñ ch t o IC vì s gate l n (11 gates) Sequential logic design 23 Sơ ñ D flip-flop s d ng 6 gates (thay vì 11 gates như ñã gi i thi u trư c) Sequential logic design 24
D flip-flop tác ñ ng theo sư n xung v i ñ u vào Enable Sequential logic design 25 Master/Slave S-R flip-flop Gi ng D flip-flop: Q thay ñ i t i th i ñi m sư n xu ng c a xung Control Khác D flip-flop: Q ph thu c vào các tín hi u input trong su t th i gian C=1 trư c khi chuy n xu ng 0 flip-flop tác ñ ng theo xung Sequential logic design 26
Trong trư ng h p R=S=1, n u C chuy n 1 0 các outputs s rơi vào tr ng thái không xác ñ nh ho c metastable Sequential logic design 27 Master-Slave J-K flip-flop • J-K flip flop tránh ñư c hi n tư ng c a R-S flip- flop khi c hai ñ u vào b ng 1 Sequential logic design 28
1s catching 0s catching Sequential logic design 29 • 1s catching: t i sư n xu ng c a xung C: – J = 0, K = 1 thư ng Q = 0 và QN = 1 – nhng Q = 1, QN = 0, lý do là có m t xung J = 1 t n t i khi C = 1 • 0s catching: t i sư n xu ng c a xung C: – J = 1, K = 0 thư ng Q = 1 và QN = 0 – nhng Q = 0 và QN =1, lý do có m t xung K = 1 t n t i khi C = 1 • ð J-K flip-flop ho t ñ ng ñúng yêu c u J và K không thay ñ i trong su t quá trình C = 1 Sequential logic design 30
Flip-flop J-K tác ñ ng theo sư n xung • Hi n tư ng 1s và 0 s catching có th kh c ph c s d ng Edge-Trigerred J-K flip-flop Sequential logic design 31 Sequential logic design 32
Sequential logic design 33 T (Toggle) flip-flop • T flip-flop: thay ñ i tr ng thái t i m i xung ñ ng h Sequential logic design 34
Sequential logic design 35 Sequential logic design 36
Máy tr ng thái ñ ng b b i xung nh p • ð hi u phân tích máy tr ng thái (state- machine), trư c tiên xem xét “cloked- synchronous state machine”: – state machine: máy tr ng thái, t ng quát cho m ch logic dãy – clocked: các ph n t thay ñ i tr ng thái theo tín hi u ñi u khi n – synchronous: các ph n t thay ñ i tr ng thái b i cùng m t tín hi u clock Sequential logic design 37 C u trúc c a máy tr ng thái (Mealy machine) Sequential logic design 38
• State memory: – ch a n flip-flop ñ lưu gi tr ng thái hi n th i c a máy, có 2n tr ng thái khác nhau – các flip-flops ñư c n i chung m t ngu n Clock • Tr ng thái ti p theo c a máy ñư c quy t ñ nh b i m ch Next-State Logic F là m t hàm c a – các bi n current state – các bi n input • Output logic G: là hàm c a: – các bi n current state – các bi n input • F và G là các m ch logic t h p Sequential logic design 39 • Các flip-flop có th s d ng: – D flip-flop – J-K flip-flop – Tuy nhiên khi thi t k m ch dãy thì D flip-flop tác ñ ng theo sư n hay ñư c s d ng vì vi c thi t k m ch logic ngày nay s d ng ch y u là các IC logic l p trình ñư c (ñư c ch t o có s n các D flip-flop) • Output ph thu c c vào current state và input c u trúc Mealy machine Sequential logic design 40