intTypePromotion=1
zunia.vn Tuyển sinh 2024 dành cho Gen-Z zunia.vn zunia.vn
ADSENSE
 » 
 » 

Bài tập môn kỹ thuật số có lời giải 2

Chia sẻ: Duy Tuyển | Ngày: | Loại File: PDF | Số trang:7

Thêm vào BST
Báo xấu
1.342
lượt xem 236
download
 
  Download Vui lòng tải xuống để xem tài liệu đầy đủ

Nguyễn Trọng Luật – BM Điện Tử - Khoa Điện-Điện Tử - ĐH Bách Khoa TP. HCM BÀI T P CÓ L I GI I – PH N 2 MÔN K THU T S B môn i n t i H c Bách Khoa TP.HCM Bài 1 Cho maïch logic nhö hình veõ. Khaûo saùt daïng tín hieäu Y, Z, T theo tín hieäu A, B, C. Bieát raèng giaù trò ban ñaàu ngoõ ra Q cuûa choát D vaø Flip Flop D ñeàu baèng 1. D Q Y A EN Q B D Q Z T CK C Q T=Z⊕C=Z⊕C A B C Y Z T 1 .Nguyễn Trọng Luật – BM Điện Tử - Khoa Điện-Điện...

Chủ đề:

Bình luận(0) Đăng nhập để gửi bình luận!

Lưu

Nội dung Text: Bài tập môn kỹ thuật số có lời giải 2

  1. Nguyễn Trọng Luật – BM Điện Tử - Khoa Điện-Điện Tử - ĐH Bách Khoa TP. HCM BÀI T P CÓ L I GI I – PH N 2 MÔN K THU T S B môn i n t i H c Bách Khoa TP.HCM Bài 1 Cho maïch logic nhö hình veõ. Khaûo saùt daïng tín hieäu Y, Z, T theo tín hieäu A, B, C. Bieát raèng giaù trò ban ñaàu ngoõ ra Q cuûa choát D vaø Flip Flop D ñeàu baèng 1. Q D Y EN Q A Z Q D B T CK Q C T=Z⊕C=Z⊕C A B C Y Z T 1
  2. Nguyễn Trọng Luật – BM Điện Tử - Khoa Điện-Điện Tử - ĐH Bách Khoa TP. HCM Bài 2 Söû duïng JK.FF coù xung clock kích theo caïnh leân, ngoõ vaøo Preset vaø Clear tích cöïc logic 0 (tích cöïc thaáp), thieát keá b ñ m noái tieáp (boä ñeám baát ñoàng boä) 3 bit QAQBQC (QC laø LSB) coù giaûn ñoà traïng thaùi nhö hình veõ. QAQBQC QA QB QC 111 10 1 11 0 000 110 11 1 00 0 00 1 Z = QA QB = QA + QB 001 01 0 101 (Tích cöïc thaáp) Töø giaûn ñoà traïng thaùi ta coù ñaây laø boä ñeám leân coù daõy ñeám tuaàn hoaøn: 101, 110, 111, 000, 001 QC QB QA (msb) 1 Pr Pr Pr J J J Q Q Q 1 1 1 CK CK CK K K K Q Q Q 1 1 1 Cl Cl Cl 1 1 Bài 3 Xaùc ñònh giaûn ñoà traïng thaùi cuûa heä tuaàn töï goàm 1 ngoõ vaøo X vaø 2 T-FF Q1, Q0 nhö hình veõ Q0 Q1 X Q Q T T CK Q CK Q CK 2
  3. Nguyễn Trọng Luật – BM Điện Tử - Khoa Điện-Điện Tử - ĐH Bách Khoa TP. HCM Töø sô ñoà ta coù: T0 = X + Q1 vaø T1 = (X + Q1) ⊕ Q0 Q+1 Q+0 Laäp baûng chuyeån traïng thaùi: X Q1 Q0 T1 T0 000 1 0 1 0 001 0 0 0 1 010 0 1 1 1 011 1 1 0 0 100 0 1 0 1 101 1 1 1 0 110 0 1 1 1 111 1 1 0 0 Ta coù giaûn ñoà traïng thaùi: Q1 Q0 Q0Q1 X=0 X=0 Ho c 00 10 00 01 1 1 0, 1 0, 1 1 1 0, 1 0, 1 01 11 10 11 0 0 Bài 4 Thaønh laäp baûng chuyeån traïng thaùi hoaëc giaûn ñoà traïng thaùi cuûa heä tuaàn töï kieåu MOORE coù 1 ngoõ vaøo X vaø 1 ngoõ ra Z. Ngoõ ra Z chæ baèng 1 khi ngoõ vaøo X nhaän ñöôïc chuoãi lieân tuïc 1, 1, 0, 1. Haõy ruùt goïn baûng traïng thaùi. Baûng traïng thaùi ruùt goïn: Ho c TTHT TTKT Ngoõ ra TTHT TTKT Ngoõ ra X=0 X=1 X=0 X=1 (reset) A A B 0 (reset) S0 S0 S1 0 (1) B A C 0 (1) S1 S0 S2 0 ( 1, 1 ) C D C 0 ( 1, 1 ) S2 S3 S2 0 (1, 1, 0) D A E 0 (1, 1, 0) S3 S0 S4 0 (1, 1, 0, 1) E A C 1 (1, 1, 0, 1) S4 S0 S2 1 3
  4. Nguyễn Trọng Luật – BM Điện Tử - Khoa Điện-Điện Tử - ĐH Bách Khoa TP. HCM Bài 5 Cho heä tuaàn töï coù 1 ngoõ vaøo X vaø 2 ngoõ ra Z1, Z2. Heä coù 4 traïng thaùi A, B, C vaø D coù giaûn ñoà traïng thaùi nhö hình veõ. Vôùi pheùp gaùn traïng thaùi (maõ hoùa traïng thaùi) A: Q1Q2 = 10, B: Q1Q2 = 00, C: Q1Q2 = 01 vaø D: Q1Q2 = 11. Haõy thieát keá heä baèng JK_FF vaø coång logic hoaëc D_FF vaø PLA (chæ choïn 1 trong 2). Bieát raèng khi xung clock vaøo coù caïnh xuoáng heä seõ chuyeån traïng thaùi. 0 1 Q+1 Q+2 X Q1 Q2 Z1 Z2 J1 K 1 J2 K 2 A B X=1 000 1 1 0 1 0X 1X 01 11 001 0 0 1 1 1X X0 010 0 1 1 0 X0 0X 0 011 1 0 1 0 X0 X1 100 1 1 0 0 0X 0X 0 1 1 101 0 0 1 0 1X X1 110 0 1 0 0 X1 0X D C 0 111 1 0 0 0 X1 X1 10 00 Z1 = Q 1 Q 2 + Q1 Q2 = Q 2 ⊕ Q 2 Z2 = Q 2 Duøng bìa K, ta coù: D 1 = Q +1 = X Q 1 + Q 1 Q 2 D2 = Q+2 = X Q1 J1 = Q 2 K1 = X J2 = X Q 1 K2 = X + Q1 * Thi t k b ng JK-FF và c ng: Z1 J1 J2 Q1 Q2 CK CK X K1 K2 Z2 Q1 Q2 CK * Thi t k b ng D-FF và PLA: PLA Z1 X Z2 B ng n p PLA X Q 1 Q2 Z1 Z2 D1 D2 Q1 D1 DQ - 00 1000 - 11 1000 Q2 - -0 0100 D2 DQ 0 1- 0010 CK - 01 0010 0 0- 0001 4
  5. Nguyễn Trọng Luật – BM Điện Tử - Khoa Điện-Điện Tử - ĐH Bách Khoa TP. HCM Bài 6 Cho heä tuaàn töï coù löu ñoà maùy traïng thaùi (löu ñoà SM, giaûn ñoà traïng thaùi nhö hình veõ). Xaùc ñònh phöông trình (haøm) traïng thaùi keá cuûa caùc bieán traïng thaùi Q+1, Q+2 vaø phöông trình (haøm) ngoõ ra Z1, Z2. S0 01 = Q1Q2 Z1 X 0 1 Z2 S2 10 S1 11 Z1, Z2 1 X 0 1 X 0 Z1 11 Z1 = Q1 Q 2 + Q 1 Q2 + X Q1 Q2 P/trình ngoõ ra: Z2 = X Q1 Q2 + Q 1 Q 2 Q +1 = X Q 1 Q 2 + X Q 1 Q 2 + X Q 1 Q 2 P/trình TTKT: Q +2 = X Q 1 Q 2 + X Q 1 Q 2 + X Q 1 Q 2 + X Q 1 Q 2 + X Q 1 Q 2 5
  6. Nguyễn Trọng Luật – BM Điện Tử - Khoa Điện-Điện Tử - ĐH Bách Khoa TP. HCM Bài 7 Moät heä toå hôïp coù ngoõ ra Z laø soá nhò phaân 4 bit (z3 z2 z1 z0); coù chöùc naêng choïn 1 trong 4 maõ nhò phaân 4 bit ngoõ vaøo: M, N, P hoaëc Q phuï thuoäc 2 ngoõ vaøo ñieàu khieån x1 vaø x0. x1 x0 Z= z3 z2 z1 z0 00 M= m3 m2 m1 m0 01 N= n3 n2 n1 n0 10 P= p3 p2 p1 p0 11 Q= q3 q2 q1 q0 Vieát maõ VHDL thöïc hieän maïch naøy söû duïng component MUX 4 1 coù khai baùo ENTITY: s1 s0 y ENTITY MUX4 IS 00 d0 PORT (d0, d1, d2, d3: IN STD_LOGIC; s1, s0: IN STD_LOGIC; 01 d1 y: OUT STD_LOGIC); 10 d2 END MUX4; 11 d3 Gôïi yù: - Moãi ngoõ ra zi choïn 1 trong 4 ngoõ vaøo mi, ni, pi, qi. - Caùc ngoõ vaøo vaø M, N, P, Q vaø ngoõ ra Z khai baùo kieåu STD_LOGIC_VECTOR. LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY cau7 IS PORT (m, n, p, q: IN std_logic_vector(3 downto 0); x1, x0: IN std_logic; z: OUT std_logic_vector(3 downto 0)); END cau7; ARCHITECTURE structure OF cau7 IS COMPONENT MUX4 IS PORT (d0, d1, d2, d3: IN STD_LOGIC; s1, s0: IN STD_LOGIC; y: OUT STD_LOGIC); END COMPONENT; BEGIN U0: MUX4 PORT MAP(m(0),n(0),p(0),q(0),x1,x0,z(0)); U1: MUX4 PORT MAP(m(1),n(1),p(1),q(1),x1,x0,z(1)); U2: MUX4 PORT MAP(m(2),n(2),p(2),q(2),x1,x0,z(2)); U3: MUX4 PORT MAP(m(3),n(3),p(3),q(3),x1,x0,z(3)); END structure; 6
  7. Nguyễn Trọng Luật – BM Điện Tử - Khoa Điện-Điện Tử - ĐH Bách Khoa TP. HCM Bài 8 Moät maïch hoaùn ñoåi maïng 2 daây (2-input permutation network): coù 2 ngoõ vaøo a, b; ngoõ vaøo ñieàu khieån c vaø 2 ngoõ ra x, y. Maïch coù hoaït ñoäng nhö sau: - Khi c = 0 thì x = a vaø y = b. - Khi c = 1 thì x = b vaø y = a. Haõy vieát maõ VHDL (söû duïng phaùt bieåu Process) moâ taû hoaït ñoäng cuûa maïch. LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY cau8 IS PORT (a, b, c: IN std_logic; x, y : OUT std_logic); END cau8; ARCHITECTURE behavior OF cau8 IS BEGIN PROCESS (a, b, c) BEGIN IF c = ’0’ THEN x
ADSENSE

CÓ THỂ BẠN MUỐN DOWNLOAD

LV.15: Bộ Đồ Án Tốt Nghiệp Chuyên Ngành Cơ Khí
65 tài liệu
2431 lượt tải
THÔNG TIN
TRỢ GIÚP
HỖ TRỢ KHÁCH HÀNG
Theo dõi chúng tôi

Chịu trách nhiệm nội dung:

Nguyễn Công Hà - Giám đốc Công ty TNHH TÀI LIỆU TRỰC TUYẾN VI NA

LIÊN HỆ

Địa chỉ: P402, 54A Nơ Trang Long, Phường 14, Q.Bình Thạnh, TP.HCM

Hotline: 093 303 0098

Email: support@tailieu.vn

Giấy phép Mạng Xã Hội số: 670/GP-BTTTT cấp ngày 30/11/2015 Copyright © 2022-2032 TaiLieu.VN. All rights reserved.

 

Đồng bộ tài khoản
2=>2