intTypePromotion=1
zunia.vn Tuyển sinh 2024 dành cho Gen-Z zunia.vn zunia.vn
ADSENSE
 » 
 » 

Phương pháp khống chế và kiểm tra chân FPGA dựa trên tiêu chuẩn IEEE 1149.1 và XJLink

Chia sẻ: _ _ | Ngày: | Loại File: PDF | Số trang:9

Thêm vào BST
Báo xấu
1
lượt xem 0
download
 
  Download Vui lòng tải xuống để xem tài liệu đầy đủ

Bài viết đề xuất một phương pháp khống chế và kiểm tra khả năng hoạt động của các chân chip FPGA khi đang hoạt động trong hệ thống điện điện tử dựa trên tiêu chuẩn IEEE 1149.1. Phương pháp sử dụng phần cứng XJLink thông qua nhân IP theo kết cấu quét biên tiêu chuẩn IEEE 1149.1 tích hợp bên trong FPGA thực hiện khống chế và gài lỗi trên một số chân của chip để kiểm tra tính năng của các chân đó mà không cần thực hiện các tác động vật lý hay phải tháo dỡ FPGA ra khỏi bo mạch.

Chủ đề:

Bình luận(0) Đăng nhập để gửi bình luận!

Lưu

Nội dung Text: Phương pháp khống chế và kiểm tra chân FPGA dựa trên tiêu chuẩn IEEE 1149.1 và XJLink

  1. TẠP CHÍ KHOA HỌC VÀCHÍ KHOA HỌC VÀ CÔNG NGHỆ TẠP CÔNG NGHỆ JOURNAL OF SCIENCE AND TECHNOLOGY Trần Duy Hưng và ctv. TRƯỜNG ĐẠI HỌC HÙNG VƯƠNG HUNG VUONG UNIVERSITY Tập 35, Số 2 (2024): 92 - 100 Vol. 35, No. 2 (2024): 92 - 100 Email: tapchikhoahoc@hvu.edu.vn Website: www.jst.hvu.edu.vn PHƯƠNG PHÁP KHỐNG CHẾ VÀ KIỂM TRA CHÂN FPGA DỰA TRÊN TIÊU CHUẨN IEEE 1149.1 VÀ XJLINK Trần Duy Hưng1, Bùi Hoàng Tùng1, Nguyễn Văn Trường1*, Chu Ngọc Hải1 1 Trường Cao đẳng Công nghiệp Quốc phòng, Phú Thọ Ngày nhận bài: 19/3/2024; Ngày chỉnh sửa: 04/6/2024; Ngày duyệt đăng: 10/6/2024 DOI: https://doi.org/10.59775/1859-3968.188 Tóm tắt T rong bài viết này, chúng tôi đề xuất một phương pháp khống chế và kiểm tra khả năng hoạt động của các chân chip FPGA khi đang hoạt động trong hệ thống điện điện tử dựa trên tiêu chuẩn IEEE 1149.1. Phương pháp sử dụng phần cứng XJLink thông qua nhân IP theo kết cấu quét biên tiêu chuẩn IEEE 1149.1 tích hợp bên trong FPGA thực hiện khống chế và gài lỗi trên một số chân của chip để kiểm tra tính năng của các chân đó mà không cần thực hiện các tác động vật lý hay phải tháo dỡ FPGA ra khỏi bo mạch. Kết quả thực nghiệm trên các bo mạch Xilinx FPGA cho thấy, phương pháp đề xuất có độ tin cậy và tính linh hoạt cao, tốc độ khống chế nhanh nhất lên tới 150MHz trong khi các chân khác của chip vẫn hoạt động bình thường. Đồng thời, phương pháp đề xuất còn có thể thực hiện khống chế ngay sau khi FPGA được cấp nguồn. Từ khóa: Công nghệ kiểm tra quét biên, tiêu chuẩn IEEE 1149.1, cổng JTAG, gài lỗi, Xilinx FPGA. 1. Đặt vấn đề và khắc phục ngay lập tức để đảm bảo an Trong những năm gần đây, công nghệ bán toàn cho người và thiết bị. dẫn phát triển giúp cho các vi xử lý như mảng Phương pháp sử dụng phần mềm khống cổng lập trình được dạng trường FPGA, bộ chế và gài lỗi sai khác nhau vào các chân xử lý tín hiệu DSP, vi xử lý ARM ngày càng của chip từ đó đánh giá chất lượng của chân nhỏ gọn, mật độ chân nhiều đem đến thách được gài là phương pháp phổ biến hiện nay. thức lớn cho lĩnh vực kiểm tra, đảm bảo tính Trong bài viết của tác giả Le đã phân tích chính xác trong quá trình hoạt động của các sâu về ứng dụng và thách thức của phương chip. Đặc biệt là trong một số lĩnh vực đặc pháp gài lỗi trong các hệ thống ảo [1]. Một thù như các thiết bị máy bay, tàu ngầm quân số kết quả tiêu biểu sử dụng phương pháp sự, yêu cầu rất cao về tính hoạt động chính gài lỗi kiểm tra và khống chế chân chip như: xác, không xảy ra sự cố, trong trường hợp Bộ gài lỗi tại các nút mạch số và mạch tương xảy ra sự cố phải cần có biện pháp phát hiện tự thông qua đầu dò do Qin Haibo đề xuất 92 *Email: nvtruong.25890@gmail.com
  2. TẠP CHÍ KHOA HỌC VÀ CÔNG NGHỆ Tập 35, Số 2 (2024): 92-100 [2]; thiết bị gài lỗi điều khiển tự động dễ vận chân chip theo yêu cầu của hệ thống, đáp ứng hành do Shi Junyou thiết kế, tuy nhiên tính các trường hợp khẩn cấp cần phải khống chế thông dụng còn hạn chế [3]; hệ thống gài một số chân quan trọng khi khởi động lại để lỗi có thể mô phỏng các hiệu ứng sự kiện đảm bảo an toàn cho người và thiết bị. Kết đơn sử dụng FPGA loại SRAM của tác giả quả thực nghiệm trên các bo mạch Xilinx Zhang [4]; phần mềm chèn lỗi dựa trên dòng FPGA cho thấy rằng, phương án đề xuất mã cho FPGA loại SRAM do Yu Tingting đề có tính khả thi, tính linh hoạt cao, tốc độ gài xuất [5] và nền tảng mô phỏng đưa ra thuật lỗi sai có thể đạt tới 150MHz đồng thời có toán xây dựng cơ sở dữ liệu lỗi rời rạc để gài thể khống chế được chip ngay sau khi được vào hệ thống thông tin của Yao Wenbin [6]. cấp nguồn. Công nghệ kiểm tra quét biên tiêu chuẩn IEEE 1149.1 là cấu trúc được tích hợp trong 2. Phương pháp nghiên cứu tất cả các dòng chip hiện hành dùng để thu thập và xuất dữ liệu từ các chân chip về 2.1. Công nghệ kiểm tra quét biên tiêu máy tính thông qua cổng JTAG [7-9]. Từ chuẩn IEEE 1149.1 cấu trúc IEEE 1149.1 một số tác giả đã đề Công nghệ kiểm tra quét biên tiêu chuẩn xuất các giải pháp gài lỗi kiểm tra chân chip IEEE 1149.1 là một kết cấu một chuỗi liên như phương pháp kiểm tra hệ thống và mạch kết với các chân chip được tích hợp bên điện sử dụng công nghệ quét biên của tác trong các chip hiện hành như hình 1 thể giả Be [10]; lõi mềm IP mô phỏng bộ điều hiện, chủ yếu bao gồm khối điều khiển (TAP khiển TAP và mạch quét biên trong cấu trúc controler), register lệnh (instruction register), quét biên để gài lỗi sai của tác giả Yang [11]; register qua chuỗi (Bypass register), register phương pháp gài lỗi dựa trên công nghệ quét biên và nhân IP của tác giả Trường, tuy nhiên trong bài viết nhóm tác giả chỉ đề xuất được phương pháp nhân IP cho dòng FPGA của Intel không thể ứng dụng được trên XiLinx FPGA [12]; hay thiết bị XJLink do XJTAG sản xuất sử dụng các API kết nối với cấu trúc quét biên để thu thập dữ liệu và truyền về cho máy tính [13]. Từ những nghiên cứu trên, trên cơ sở công nghệ quét biên tiêu chuẩn IEEE 1149.1 nhóm tác giả sử dụng nhân IP VIO để tiến hành khống chế và gài lỗi sai lên các dòng chip Xilinx FPGA. Đồng thời nghiên cứu thực hiện khống chế chân chip ngay sau khi FPGA được Hình 1. Cấu trúc công nghệ quét biên cấp nguồn nhằm cố định giá trị của tiêu chuẩn 1149.1 93
  3. TẠP CHÍ KHOA HỌC VÀ CÔNG NGHỆ Trần Duy Hưng và ctv. Hình 2. Sơ đồ trạng thái của khối điều khiển TAP cá nhân (user register) và các đơn nguyên Từ cấu trúc công nghệ quét biên hình 1 có biên (boundary cells). Khi chip ở chế độ hoạt thể thấy, các đơn nguyên biên được kết nối động bình thường thì chuỗi liên kết ở trạng nối tiếp với nhau tạo thành một chuỗi quét thái “trong suốt” không ảnh hưởng tới hoạt biên, chiều dài chuỗi là tổng số lượng các động của hệ thống. chân I/O và chân bên trong của chip. Trạng Khi chip ở trạng thái quét biên, khối điều thái hoạt động bình thường, các đơn nguyên khiển TAP sẽ khống chế toàn bộ cấu trúc ở dạng “trong suốt” không kết nối với chân thông qua 16 trạng thái có quan hệ tương chip; khi bộ điều khiển TAP chuyển tới trạng tác lẫn nhau như hình 2 và được điều khiển thái Capture_DR, mỗi đơn nguyên biên được bởi tín hiệu xung TCK và tín hiệu chọn chế kết nối với một chân chip để thu thập thông độ TMS. Đây là khối cốt lõi quản lý và điều tin; khi bộ điều khiển chuyển sang Shift_DR, khiển toàn bộ hệ thống gài lỗi, chịu trách thông tin chân được xuất ra TDO để tạo ra nhiệm quản lý điều tiết các chế độ của hệ một chuỗi dữ liệu của chip. Từ chuỗi dữ liệu thống, thực hiện chức năng thu thập và dịch được dịch chuyển ra tiến hành gài lỗi sai chuyển các lệnh điều khiển và dữ liệu trên vào vị trí tương ứng của chân chip, sau đó các thanh ghi register cũng như chức năng tiến hành dịch chuyển ngược lại vào các đơn gài lỗi vào chân chip. nguyên biên để gán dữ liệu lên chân chip và 94
  4. TẠP CHÍ KHOA HỌC VÀ CÔNG NGHỆ Tập 35, Số 2 (2024): 92-100 kiểm tra trạng thái của chân chip từ đó chẩn khống chế gài lỗi theo thời gian thực, đảm đoán tính năng của các chân chip tương ứng. bảo các chân còn lại của chip vẫn hoạt động bình thường trong trạng thái bị khống chế. 2.2. Phương pháp khống chế và kiểm tra chip Từ hình 3 có thể thấy rằng, nhân IP Core dựa trên nhân IP tiêu chuẩn IEEE 1149.1 cùng bộ điều khiển TAP tạo nên một cấu trúc Dễ dàng nhận thấy rằng khống chế chip khống chế mới tách biệt hoàn toàn với chuỗi bằng công nghệ quét biên thông thường cần quét biên của công nghệ quét biên thông Boundary thường. Khi ở chế độ khống chế gài Cell lỗi, nhân IP sẽ kết nối và truyền dẫn dữ liệu trực tiếp đến các chân của chip, trong khi các chân khác của chip hoàn toàn không bị ảnh hưởng. FPGA Chip Xilinx FPGA cung cấp hai nhân IP là VIO [14] và JTAG to AXI Master [15] có hỗ trợ công nghệ IP CORE quét biên trên cả hai phần mềm lập TDI Failed Data TDO trình ISE Design Suit và Vivado. Hai nhân IP trên đều có điểm chung Instruction Register là sử dụng các register cá nhân trong cấu trúc của công nghệ quét biên để TMS xây dựng nhân IP, hình thành nên TCK TAP Controller cấu trúc liên kết giữa đầu vào TDI - bộ điều khiển TAP – nhân IP – chân Hình 3. Sơ đồ nguyên lý khống chế gài lỗi dựa trên nhân IP đầu ra TDO - chân chip tiến hành khống chế và gài lỗi trực tiếp lên chân chip. Phương pháp này các chân của FPGA điều khiển tất cả các chân của chip và việc độc lập với nhau, khi khống chế chỉ cần gài gài lỗi được thực hiện bằng cách kết nối nối lỗi vào chân mục tiêu còn các chân chip khác tiếp các thanh ghi để dịch chuyển tín hiệu lỗi vẫn hoạt động bình thường, do đó tốc độ gài đến chân được chỉ định, do đó tốc độ khống lỗi và khống chế sẽ gần tương đương với tốc chế chậm, tỷ lệ nghịch với số chân chip. độ của xung tín hiệu thời gian TCK như theo Điều này ảnh hưởng nghiêm trọng tới hoạt công thức (1). động bình thường của toàn hệ thống khi xảy ra sự cố. fgailoi . fTCK (1) Trên cơ sở công nghệ quét biên, bài báo Trong bài viết này, nhóm tác giả sử dụng đề xuất phương pháp khống chế gài lỗi sử XJLink làm thiết bị kết nối giữa máy tính và dụng nhân IP do các nhà sản xuất chip FPGA các bo mạch Xilinx FPGA để tiến hành gài Xilinx cung cấp để thay thế chuỗi quét biên lỗi và khống chế FPGA như hình 4. thông thường nhằm thực hiện quá trình 95
  5. TẠP CHÍ KHOA HỌC VÀ CÔNG NGHỆ Trần Duy Hưng và ctv. Xilinx FPGA Hình 4. Sơ đồ kết nối sử dụng XJLink Quy trình gài lỗi sai dựa trên nhân B tđ u IP được thực hiện như hình 5. Cụ thể, thông qua bộ kết nối XJLink gửi lệnh đến khối điều khiển TAP để khống chế G i l nh kh ng ch nhân IP, sau đó tiếp tục gửi lệnh bao nhân IP gồm số liệu gài lỗi đến nhân IP để gài trực tiếp vào chân chip mục tiêu tiến N G i s li u c n gài hành khống chế và kiểm tra chân chip. Kh ng ch IP? 2.3. Khống chế chip ngay sau khi cấp Y nguồn dựa trên nhân IP tiêu chuẩn G i l nh kh ng ch Kh ng ch đư c N IEEE 1149.1 register s li u chân chip? Phương pháp sử dụng nhân IP tiêu chuẩn IEEE 1149.1 có thể gài lỗi và Y khống chế được các chân Xilinx FPGA khi FPGA đang được cấp nguồn. Tuy K t thúc nhiên, trong một số trường hợp đặc Hình 5. Quy trình gài lỗi dựa trên nhân IP thù như hệ thống xảy ra sự cố, người vận hành muốn khống chế một chức FPGA năng đặc biệt nào đó ngay sau khi khôi phục lại hệ thống để tránh những thiệt IP_Out hại không cần thiết. Từ yêu cầu trên, JTAG IP CORE nhóm tác giả đã nghiên cứu sử dụng nhân IP và tiêu chuẩn IEEE 1149.1 MUX Kh i chương trình để thực hiện khống chế chip ngay sau Logic khi được cấp nguồn, phương án cụ thể MUX CLK Out1 OUT được thực hiện như hình 6. Từ hình 6 có thể thấy rằng, phương MUX 0/1 pháp gài lỗi dựa trên nhân IP ngay sau Timer khi cấp nguồn cho hệ thống yêu cầu có một bộ định thời để khởi động XJLink và truyền lệnh khống chế nhân IP. Sau khi cấp nguồn, đầu tiên bộ định thời Hình 6. Sơ đồ khống chế chip sau khi cấp nguồn sẽ khởi động đồng thời tiến hành gài lỗi sai cố định từ chương trình vào chân 96
  6. TẠP CHÍ KHOA HỌC VÀ CÔNG NGHỆ Tập 35, Số 2 (2024): 92-100 chip; sau khi XJLink đã được khởi động, bị khống chế ở trạng thái cao, pin_87 không thông qua cổng JTAG gửi dữ liệu gài lỗi sai bị ảnh hưởng vẫn hoạt động bình thường. qua IP truyền đến chân chip tiến hành khống chế, đảm bảo FPGA sẽ được khống chế trong thời gian sớm nhất ngay sau khi cấp nguồn; cuối cùng, khi ngừng khống chế nhân IP VIO thì toàn bộ chân của chip trở lại trạng thái hoạt động bình thường. 3. Kết quả nghiên cứu và thảo luận Để kiểm chứng độ tin cậy của phương pháp gài lỗi được đề xuất, trong bài báo này nhóm tác giả sử dụng bo mạch FPGA (a) Pin_88 được gài lỗi “0” Spartan-6 XC6SLX9 của Xilinx với tần số xung clock trên kit là 50MHz làm đối tượng thử nghiệm. Chương trình thực hiện phép tính cộng 4 bit đơn giản, hai bit kết quả out[1] và out[2] của phép tính được kết nối với các chân pin_88 (màu vàng), pin_87 (màu xanh) của FPGA. Khi FPGA ở trạng thái hoạt động bình thường thì tín hiệu xung trên hai chân pin_88 và pin_87 hiển thị như hình 7. (b) Pin_87 được gài lỗi “1” Hình 8. Chân pin_88 và pin_87 ở trạng thái gài lỗi khống chế Bảng 1. Tài nguyên nhân IP VIO sử dụng trên Xilinx XC6SLX9 Tài nguyên Nhân IP VIO 8 bits Logic Elements 48 Hình 7. Chân pin_88 và pin_87 ở trạng thái hoạt động bình thường Register 91 LUTs 66 Hình 8 thể hiện tín hiệu đầu ra của chân pin_88 và pin_87 trong trạng thái gài lỗi sai sử dụng nhân IP VIO ở tần số xung clock Phương pháp gài lỗi dựa trên nhân IP VIO trên FPGA là 50MHz. Khi chân pin_88 của đề xuất là phương pháp gài lỗi thông qua FPGA được gài tín hiệu “0” (hình a) thì chân phần mềm không yêu cầu có tác động vật lý pin_88 bị khống chế ở trạng thái tín hiệu lên chip, chỉ cần thiết lập thêm chương trình thấp, trong khi đó pin_87 vẫn hoạt động bình khởi tạo nhân IP VIO trong Xilinx FPGA. thường theo chương trình đã cài đặt. Tương Bảng 1 thể hiện lượng tài nguyên cần thiết tự như trên, khi thực hiện thí nghiệm gài lỗi để khởi tạo nhân IP VIO 8 bit trên phần mềm “1” lên chân pin_87 thì chân pin_87 lập tức ISE design suite. 97
  7. TẠP CHÍ KHOA HỌC VÀ CÔNG NGHỆ Trần Duy Hưng và ctv. Bảng 2. So sánh tính năng giữa phương pháp đề xuất và các phương pháp hiện hành Tác động vật Trạng thái hoạt Phương thức Tốc độ khống Phương pháp Tính thông dụng lý vào chip động của chip gài lỗi chế Truyền thống Có Khống chế Không - Tất cả dòng chip Qin [2] Có Khống chế Đầu dò - Nút mạch Yu [5] Không Bình thường Phần mềm - FPGA SRAM Dựa trên chuỗi quét[12] Không Bình thường Phần mềm 130KHz Tất cả dòng chip Nhân IP Systems and Không Bình thường Phần mềm 160MHz Intel FPGA Probes [12] Phương pháp đề xuất Không Bình thường Phần mềm 150MHz Xilinx FPGA Theo thông số nhà sản xuất, tần số xung Trên cơ sở kết quả đã đạt được, nhóm tác clock của XJLink có thể đạt 160MHz, xung giả thực hiện thí nghiệm khống chế gài lỗi clock của nhân IP VIO hỗ trợ tới 150MHz. lên chân chip ngay sau khi bo mạch được cấp Do đó, căn cứ vào công thức (1), tốc độ nguồn. Hình 9 cho thấy, khi chưa cấp nguồn khống chế gài lỗi sai lên chân FPGA có thể thì các chân chip chưa có tín hiệu (hình a); đạt tới 150MHz. Từ kết quả so sánh tính năng sau khi cấp nguồn cho FPGA, bộ định thời ở bảng 2 thấy được, phương pháp khống chế hoạt động khống chế chân pin_87 ở trạng gài lỗi dựa trên nhân IP VIO đề xuất không thái thấp theo chương trình cài đặt (hình b); ảnh hưởng tới hoạt động bình thường của khi XJLink khởi động xong lập tức tiến hành Xilinx FPGA, không cần tác động vật lý vào khống chế chân pin_87 lên trạng thái cao chip tránh được hư hỏng khi phải tháo chip (hình c); hình (d) hiển thị các chân FPGA trở ra khỏi bo mạch đặc biệt với mật độ chân lại trạng thái hoạt động bình thường sau khi chip ngày càng dày đặc như hiện nay. ngừng khống chế. Kết quả cho thấy, phương (a) FPGA chưa cấp nguồn (b) Bộ định thời khống chế pin_87 ở mức “0” (c) Nhân IP khống chế pin_87 ở mức “1” (d) FPGA ở trạng thái bình thường Hình 9. Khống chế FPGA ngay sau khi cấp nguồn 98
  8. TẠP CHÍ KHOA HỌC VÀ CÔNG NGHỆ Tập 35, Số 2 (2024): 92-100 pháp đề xuất có thể tiến hành khống chế applications. IEEE Transactions on Dependable chip ngay sau khi bo mạch được cấp nguồn & Secure Computing, 12(3), 284-297. và thiết bị XJLink khởi động xong. Trong [5] Sun R., Zhang T., Xiao D.Y. & Guo L. (2010). Study of fault- injection for FPGA based những trường hợp hệ thống xảy ra lỗi bất fault-tolerant computer [J]. Microcomputer thường không sửa chữa ngay được, phương Information, 26(14), 116-118. pháp đề xuất rất hữu ích để khống chế các tín [6] Yu T. T., Chen L., Li X. W., Wang S. & Zhou hiệu cần thiết khi khởi động lại hệ thống để J. (2017). A software controlled FPGA fault bảo đảm an toàn cho thiết bị, đặc biệt là trong injections based on bitstream. Microelectronics, lĩnh vực quân sự và hàng không vũ trụ. 47(04), 553- 556+561. [7] Yao W. B., Zhao L., Wang Z. & Yao X. (2016). Research and design of all-purpose simulation 4. Kết luận platform of fault injection. Journal of System Simulation, 28(02), 315-321. Trong bài viết này, chúng tôi đã nghiên [8] Intel Việt Nam (2022). Công cụ quét biên. Truy cứu đề xuất phương pháp sử dụng nhân IP cập ngày 23/02/2022, từ . tiêu chuẩn IEEE 1149.1. Phương pháp chỉ sử [9] Li Z. W. & Pan Z. L. (2020). Realization of dụng XJLink và cổng JTAG có thể đạt được Integrity Test of Boundary-Scan Structure. mục đích gài lỗi, không bị hạn chế bởi sự IEEE International Conference on Artificial Intelligence and Computer Applications. Dalian, phức tạp hay mật độ chân dày đặc của các China. chip, tránh được những sự cố gây hỏng chip [10] Paul S. D. & Bhunia S. (2021). SILVerIn: so với các phương pháp hiện hành khác. Systematic integrity verification of printed Đồng thời, phương pháp có thể thực hiện circuit board using JTAG infrastructure. ACM Journal on Emerging Technologies in khống chế chip ngay sau khi cấp nguồn, Computing Systems, 17(3), 1-28. ứng dụng trong các trường hợp khẩn cấp, hệ [11] Be V. N., Peter L. & Anthony S. (2008). Use thống gặp sự cố, cần khống chế tín hiệu ngay of JTAG boundary-scan for testing electronic sau khi khởi động lại đặc biệt là các thiết bị circuit boards and systems. IEEE Autotestcon. Salt Lake City, USA. trong lĩnh vực quân sự, hàng không vũ trụ có [12] Yang S. K., Zhang T. H. & Deng Z. W. (2011). tính kinh tế cao. Design of the IP soft Core of JTAG controller for electronic engine controller. Journal of Aerospace Power, 26(01), 234-240. Tài liệu tham khảo [13] Nguyễn Văn Trường, Vũ Văn Lương, Trần Duy [1] Le M. & Tamir Y. (2015). Fault injection Hưng, Nguyễn Đăng Quang & Bùi Hoàng Tùng in virtualized systems - challenges and (2023). Phương pháp gài lỗi để kiểm tra chân applications. IEEE Transactions on Dependable chip dựa trên công nghệ kiểm tra quét biên và & Secure Computing, 12(3), 284-297. xjlink. Tạp chí Khoa học và công nghệ - Đại học [2] Qin H. B., Zhang T. H. & Sun J. G. (2006). Đà Nẵng, 21, 91-95. Study on comprehensive fault injection for BIT [14] XJLink2 - USB JTAG controller. Assessed verification of the FADEC system. Journal of March, 23, 2022, from [3] Shi J. Y., Li Z., Liu L. & Tian Z. (2007). Design [15] Advanced Micro Devices AMD (2012). and implementation of automatic control fault ChipScope Pro 11.4 Software and Cores User insertion equipment. ACTA Aeronautica Et Guide Version 14.3, 16-17. Astronautica Sinica, 3, 556-560. [16] Advanced Micro Devices AMD (2022). Vivado [4] Le M. & Tamir Y. (2015). Fault injection Design Suite Tutorial- Programming and in virtualized systems - challenges and Debugging Version 2022.1, 126-146. 99
  9. TẠP CHÍ KHOA HỌC VÀ CÔNG NGHỆ Trần Duy Hưng và ctv. FPGA PINS TESTING AND CONTROL METHOD BASED ON IEEE 1149.1 STANDARD AND XJLINK Tran Duy Hung1, Bui Hoang Tung1, Nguyen Van Truong1, Chu Ngoc Hai1 1 Military Industrial College, Phu Tho Abstract I n this paper, we propose a method based on the IEEE 1149.1 standard to control and test the FPGA chip pins’ performance while operating in the electronic system. The method uses XJLink hardware through the IP core integrated into the FPGA that according to the IEEE 1149.1 standard boundary scan structure controls and injects errors to some chip pins to check those pins performance without having to perform any operation such as the physical impacts or remove the FPGA from the board. Experimental results on Xilinx FPGA boards show that the proposed method has high reliability and flexibility, the fastest control speed is up to 150MHz while other FPGA pins still operate normally. At the same time, the proposed method can also perform control immediately after the FPGA is powered. Keywords: Boundary scan technology, IEEE 1149.1 standard, JTAG interface, fault injection, Xilinx FPGA. 100
ADSENSE

CÓ THỂ BẠN MUỐN DOWNLOAD

LV.15: Bộ Đồ Án Tốt Nghiệp Chuyên Ngành Cơ Khí
65 tài liệu
2428 lượt tải
THÔNG TIN
TRỢ GIÚP
HỖ TRỢ KHÁCH HÀNG
Theo dõi chúng tôi

Chịu trách nhiệm nội dung:

Nguyễn Công Hà - Giám đốc Công ty TNHH TÀI LIỆU TRỰC TUYẾN VI NA

LIÊN HỆ

Địa chỉ: P402, 54A Nơ Trang Long, Phường 14, Q.Bình Thạnh, TP.HCM

Hotline: 093 303 0098

Email: support@tailieu.vn

Giấy phép Mạng Xã Hội số: 670/GP-BTTTT cấp ngày 30/11/2015 Copyright © 2022-2032 TaiLieu.VN. All rights reserved.

 

Đồng bộ tài khoản
2=>2