Nghiên cứu khoa học công nghệ<br />
<br />
THIẾT KẾ MẠCH KHUẾCH ĐẠI TẠP ÂM THẤP BĂNG HẸP<br />
2.4 GHz CÔNG NGHỆ CMOS 0.35µm SỬ DỤNG CẤU TRÚC<br />
SUY GIẢM CẢM KHÁNG ĐỂ PHỐI HỢP TRỞ KHÁNG<br />
<br />
Nguyễn Mạnh Cường1*, Hoàng Thế Khanh2, Đoàn Đại Đình3<br />
<br />
Tóm tắt: Bài báo trình bày một thiết kế mạch khuếch đại tạp âm thấp (LNA) ứng<br />
dụng trong các bộ thu phát Wifi hoặc bô thu thông tin vệ tinh trên băng tần 2.4 GHz.<br />
Thiết kế được thực hiện với phần mềm thiết kế IC Analog chuyên nghiệp của hãng<br />
Synopsys sử dụng công nghệ XH 035 của hãng X-Fab. Mạch khuếch đại đạt được<br />
chỉ số nhiễu NF(Noise Figure) nhỏ hơn 2.0 dB, hệ số khuếch đại thẳng (S21) là<br />
18.1dB và mức tiêu thụ công suất 8.25mW từ nguồn 3.3V.<br />
<br />
Từ khóa: LNA, RF CMOS, Phối hợp trở kháng, Noise figure.<br />
<br />
1. MỞ ĐẦU<br />
<br />
Tầng vào của một tuyến thu RF thông thường là một mạch khuyếch đại tạp âm<br />
thấp (LNA) với chức năng chính là cung cấp một hệ số khuếch đại đủ lớn đồng<br />
thời hạn chế tối đa ảnh hưởng nhiễu cho các tầng phía sau (chẳng hạn như là mạch<br />
trộn). Để đạt được hiệu suất truyền tín hiệu cao thì vấn đề phối hợp trở kháng giữa<br />
các tầng sẽ mang tính chất quyết định. Hiệu suất này phụ thuộc chính vào việc<br />
phối hợp trở kháng vào ra giữa các tầng (đặc biệt khi phía trước của mạch LNA có<br />
các mạch lọc thụ động nhạy cảm với chất lượng của việc phối hợp trở kháng với<br />
đầu vào của LNA). Bên cạnh việc cung cấp một hệ số khuếch đại phù hợp và hạn<br />
chế tối đa việc đưa thêm nhiễu vào tín hiệu, việc phối hợp trở kháng cho các mạch<br />
LNA cũng đảm bảo hoạt động của tín hiệu đầu vào lớn để không gây méo dạng tín<br />
hiệu và luôn duy trì một trở kháng đặc trưng, ví dụ như 50 Ω, tại đầu vào. Bên<br />
cạnh đó công nghệ CMOS đã trở thành công nghệ ưu việt cho việc thực thi các hệ<br />
thống thu phát vô tuyến do sự phát triển của bước công nghệ cho phép sự tích hợp<br />
linh kiện trên chip tăng lên và giá thành giảm [1], [2]. Một ưu điểm lớn nữa của<br />
công nghệ CMOS cho các thiết kế RF frontends là dễ dàng tích hợp với các mạch<br />
điều khiển số công nghệ CMOS dẫn tới khả năng thực thi cả hệ thống lên chip.<br />
Bài báo này đưa ra mục tiêu thiết kế một bộ khuếch LNA công nghệ CMOS<br />
băng hẹp với kiến trúc suy giảm cảm kháng nhằm đạt được hệ số khuếch đại cao<br />
và chỉ số nhiễu thấp. Công nghệ cmos 0.35 µm sử dụng cho thiết kế là XH035 của<br />
hãng X-Fab. Nội dung bài báo được chia thành 5 mục. Sau mục mở đầu là giới<br />
thiệu các kiến trúc LNA cơ bản của công nghệ CMOS, tiếp theo là tính toán thiểt<br />
kế cụ thể mạch LNA băng hẹp tần số 2.4 GHz. Phần kết quả phân tích mô phỏng<br />
được trình bày ở mục 4, và cuối cùng là kết luận của bài báo.<br />
<br />
<br />
<br />
Tạp chí Nghiên cứu KH&CN quân sự, Số Đặc san Viện Điện tử, 10 - 2015 17<br />
Kỹ thuật điện tử<br />
<br />
2. CÁC KIẾN TRÚC CỦA BỘ LNA CÔNG NGHỆ CMOS<br />
THEO QUAN ĐIỂM PHỐI HỢP TRỞ KHÁNG<br />
<br />
Dựa trên quan điểm phân chia theo cách phối hợp trở kháng, các mạch LNA có<br />
thể chia theo bốn cấu trúc cơ bản [3] như trong hình 1, với mỗi một cấu trúc sẽ có<br />
các cách phối hợp trở kháng khác nhau, hiệu suất khác nhau và đặc tính kỹ thuật<br />
của mạch cũng khác nhau. Đây là bốn cấu trúc cơ bản nhất của thiết kế LNA trên<br />
công nghệ CMOS, trên cơ sở các kiến trúc cơ bản này có thể xây dựng và phát<br />
triển lên nhiều các kiến trúc LNA nâng cao như kiến trúc ghép nối tiếp, kiến trúc vi<br />
sai, kiến trúc tái sử dụng dòng điện để tối ưu hóa một đặc tính kỹ thuật nào đó của<br />
bộ LNA theo mong muốn thiết kế.<br />
<br />
<br />
<br />
<br />
4 4 Rs<br />
NF 2 NF 1 g m 2 Rs<br />
g m RI RF<br />
<br />
(a) (b)<br />
<br />
<br />
<br />
<br />
4 Rs <br />
NF 1 NF 1 2 ( RsC gs g m Ls ) 2<br />
RL 0<br />
Rs g m<br />
<br />
(c) (d)<br />
Hình 1. Các cấu trúc LNA và sơ đồ mạch tương đương: (a) Cấu trúc thuần trở,<br />
(b) Cấu trúc điện trở hồi tiếp Shunt nối tiếp,(c) Cấu trúc cực cổng chung,<br />
(d) Cấu trúc suy giảm cảm kháng.<br />
Trong các cấu trúc thì cấu trúc thuần trở cho chỉ số nhiễu NF cao nhất, cấu trúc<br />
này thực hiện phối hợp trở kháng thông qua một điện trở Ri 50 Ω dọc theo đầu vào<br />
của mạch khuyếch đại cực nguồn chung như ở hình 1(a). Tuy nhiên, nhiễu nhiệt<br />
gây ra bởi điện trở trong công nghệ CMOS nói chung và trong trường hợp này là<br />
RI làm suy giảm chất lượng tín hiệu (theo hệ số bình phương) trước khi vào bóng<br />
MOS. Điều này tạo ra chỉ số nhiễu cao cho mạch LNA có cấu trúc thuần trở. Công<br />
thức tính NF ở hình 1(a) của cấu trúc thuần trở luôn có giá trị tối thiểu lớn hơn 2<br />
dBm và đây là chỉ số tương đối cao cho mạch LNA.<br />
<br />
<br />
<br />
18 N.M. Cường, H.T.Khanh, Đ.Đ.Đình, “Thiết kế mạch khuếch đại … trở kháng.”<br />
Nghiên cứu khoa học công nghệ<br />
<br />
Cấu trúc điện trở hồi tiếp Shunt nối tiếp thực hiện phối hợp trở kháng thông qua<br />
một điện trở RF hồi tiếp từ đầu ra về đầu vào. Mạch cho phối hợp trở kháng ở băng<br />
rộng giống như cấu trúc thuần trở và cải thiện được chỉ số nhiễu so với cấu trúc<br />
đầu vào thuần trở theo công thức tính NF ở hình 1(b).<br />
Ở cấu trúc cực cổng chung hình 1(c) trở kháng đầu vào là Zin=gm+sCgs do đó phối<br />
hợp trở kháng được thực hiện trực tiếp bằng chính bóng bán dẫn không cần tới các<br />
linh kiện thụ động và phần thực của trở kháng phối hợp là 1/gm=Rs=50. Ta có thể tận<br />
dụng thuộc tính này của cấu trúc cực cổng chung để cung cấp cho mạch một trở kháng<br />
vào thích hợp mà không ảnh hưởng tới chất lượng của chỉ số nhiễu [4].<br />
Trong các cấu trúc LNA cơ bản thì cấu trúc suy giảm cảm kháng chắc chắn là<br />
một cấu trúc giá trị cho các thiết kế băng hẹp [4] có chỉ số nhiễu thấp nhất và được<br />
dùng rất phổ biến cho các thiết kế băng hẹp. Cấu trúc suy giảm cảm kháng có một<br />
điểm là có sự mâu thuẫn giữa hệ số truyền tải công suất và chỉ số nhiễu, muốn tăng<br />
chất chỉ số nhiễu sẽ ảnh hưởng tới khuếch đại công suất. Mạch LNA 2.4 GHz<br />
trong bài báo sử dụng cấu trúc LNA này để có được ưu điểm hệ số khuếch đại cao<br />
và chỉ số nhiễu thấp so với các cấu trúc khác. Còn cấu trúc cực cổng chung hay<br />
còn gọi là cấu trúc 1/gm cho hệ số khuếch đại và chỉ số nhiễu kém hơn so với cấu<br />
trúc suy giảm cảm kháng, hai cấu trúc đầu vào thuần trở và cấu trúc cực cổng<br />
chung thậm trí còn kém hơn. Tuy nhiên các cấu trúc này lại thích hợp cho các thiết<br />
kế băng rộng và có thể cải thiện hệ số khuếch đại thông qua mạch tăng cường hệ số<br />
khuếch đại.<br />
<br />
3. TÍNH TOÁN THIẾT KẾ MẠCH LNA THEO CẤU TRÚC<br />
SUY GIẢM CẢM KHÁNG<br />
<br />
3.1. Cấu trúc mạch LNA suy giảm cảm kháng<br />
<br />
<br />
<br />
<br />
Hình 2. Cấu trúc mạch LNA suy giảm cảm kháng.<br />
Sơ đồ mạch nguyên lý thực thi cho mạch LNA thể hiện trong hình 2. Trong đó<br />
bóng M1 làm nhiệm vụ khuếch đại, bóng M2 làm nhiệm vụ cách ly vào ra, tăng<br />
cách ly ngược đồng thời giảm hiệu ứng Miller của Cgd. Bóng M3 kết hợp với M1<br />
<br />
<br />
<br />
Tạp chí Nghiên cứu KH&CN quân sự, Số Đặc san Viện Điện tử, 10 - 2015 19<br />
Kỹ thuật điện tử<br />
<br />
thành gương dòng điện. để tạo ra điện áp định thiên cho M1. Ls dùng để phối hợp<br />
trở kháng vào, Lg dùng để điều chỉnh tần số cộng hưởng f0 , Ld điều chỉnh đầu ra<br />
tăng hệ số khuếch đại và cũng kết hợp với CL thành mạch lọc thông giải, CL có thể<br />
là tụ vào của mạch trộn hoặc mạch lọc. CB là tụ khóa được chọn để có điện kháng<br />
nhỏ ở tần số f0 . Rbias là điện trở định thiên có giá trị đủ nhỏ để nhiễu dòng tương<br />
đương của nó có thể bỏ qua.<br />
3.2. Tính toán mạch<br />
Kích cỡ W và L của bóng MOSFET M1 và M2: Trong 4 thông số thiết kế W,<br />
L, Vgs và Id của bóng MOSFET ta chọn thông số Id để tính toán ra các thông số<br />
khác của bóng. Chọn Id1 = Id2 = 2.5mA để xác định mức nguồn tiêu thụ của mạch<br />
là 8.25 mW. M1 và M2 chung Id do đó có thông số W và L giống nhau. Ta chọn<br />
giá trị L bằng Leff (độ dài kênh dẫn hiệu quả) với công nghệ 0.35μm. Độ rộng W<br />
được tính toán theo công thức (1) để tối ưu về NF tại tần số f0 theo mức nguồn sử<br />
dụng định trước [4]:<br />
1<br />
Wopt (1)<br />
30 Leff Cox Rs<br />
Phối hợp trở kháng: Với cấu trúc suy giảm cảm kháng thì biểu thức cho trở<br />
kháng vào là:<br />
<br />
1 g L (2)<br />
Z in s ( Lg Ls ) m s<br />
sC gs C gs<br />
Điều kiện để phối hợp trở kháng là<br />
1 g m Ls<br />
02 và Rs 50 (3)<br />
( Lg Ls )C gs C gs<br />
Từ (2) và (3) ta có thể tính toán lựa chọn các giá trị Ls và Lg cho mạch. Từ (3)<br />
ta có thể thấy trở kháng vào ổn định ở 50 ohm phụ thuộc vào việc định thiên để gm<br />
là hằng số. Các biểu thức tính toán trên không phụ thuộc vào bóng M2 do đó<br />
không làm ảnh hướng tới chỉ số nhiễu.<br />
Hệ số khuếch đại: Hệ số phẩm chất của mạch LNA được tính theo biểu thức:<br />
1 1 1 1<br />
Qin (4)<br />
CR C gs ( R s g m Ls / C gs ) ( R s C gs g m Ls ) 2R s C gs<br />
<br />
Tại tần số cộng hưởng thì điện áp rơi trên tụ là Vgs = Qin.vs do đó độ hỗ dẫn<br />
hiệu quả của mạch là:<br />
gm<br />
Geff (5)<br />
g m Ls<br />
0 ( Rs C gs<br />
) C gs<br />
<br />
<br />
<br />
<br />
20 N.M. Cường, H.T.Khanh, Đ.Đ.Đình, “Thiết kế mạch khuếch đại … trở kháng.”<br />
Nghiên cứu khoa học công nghệ<br />
<br />
Ta thấy độ hỗ dẫn hiệu quả tăng lên tại tần số cộng hưởng của mạch, do đó cấu<br />
trúc suy giảm cảm kháng thường đạt được hệ số khuếch đại cao. Tuy nhiên, hệ số<br />
cao này lại ảnh hưởng tới độ tuyến tính của mạch LNA. Cuối cùng biểu thức tính<br />
toán độ khuếch đại của mạch LNA sẽ là:<br />
Vout T RL<br />
Av (6)<br />
Vin 0 2 Rs<br />
Hệ số nhiễu: Với các bóng MOS có giá trị Wopt, chỉ số nhiễu đạt được khi giới<br />
hạn ở mức nguồn tiêu thụ là:<br />
<br />
NF 0<br />
1 2.4 [ ] (7)<br />
T<br />
Độ tuyến tính: Một thông số quan trọng của thiết kế mạch khuếch đại băng hẹp<br />
là điểm giao hài bậc 3 đầu vào IIP3. Công thức tính IIP3 của mạch LNA ở hình 2<br />
với điều kiện đầu vào được phối hợp trở kháng như sau [5]:<br />
1 <br />
IIP3(dBm) IIP33,in 20 log10 (8)<br />
C R <br />
0 gs s <br />
Thành phần đầu tiên trong biểu thức 8 là thành phần IIP3 nội tại của bóng<br />
MOS, thành phần thứ hai là kết quả do điện áp tăng cường thêm trên Cgs do mạch<br />
đầu ra cộng hưởng nối tiếp. Đây chính là nguyên nhân mà cấu trúc suy giảm cảm<br />
kháng có lợi về hệ số khuếch đại cao từ hiệu ứng tăng cường hệ số phẩm chất Q<br />
nhưng đồng thời cũng ảnh hưởng tổng thể đến độ tuyến tính của mạch LNA, bởi vì<br />
tín hiệu đi qua cực cổng sang cực nguồn bằng tích của tín hiệu đầu vào và hệ số<br />
phẩm chất.<br />
<br />
4. PHÂN TÍCH KẾT QUẢ VÀ MÔ PHỎNG<br />
<br />
Mạch LNA được thực thi thiết kế và mô phỏng tính toán hiển thị kết quả bằng<br />
phần mềm thiết kế IC chuyên dụng của hãng Synopsys với các công cụ như, SE<br />
(Schematic Editor) cho thiết kế mạch nguyên lý, SAE là môi trường phân tích<br />
mạch nguyên lý với các công cụ hỗ trợ mô phỏng như HSPICE, CustomSim và<br />
công cụ hỗ trợ phân tích và hiển thị kết quả Results Analyzer. Thiết kế được xây<br />
dựng theo công nghệ XH 0.35 của X-Fab do đó trong phần mềm Synopsys sử dụng<br />
các tệp công nghệ đính kèm và các mô hình linh kiện CMOS do X-Fab cung cấp.<br />
Các mô phỏng cần thiết phải thực hiện cho một thiết kế LNA nói chung bao gồm<br />
AC, Linear, Hamonic Balance và Noise như mô tả trong hình 6. Hệ thống công cụ<br />
cũng hỗ trợ kỹ sư thiết kế mạch các mô phỏng Transient và mô phỏng điểm làm<br />
việc một chiều của mạch.<br />
<br />
<br />
<br />
<br />
Tạp chí Nghiên cứu KH&CN quân sự, Số Đặc san Viện Điện tử, 10 - 2015 21<br />
Kỹ thuật điện tử<br />
<br />
<br />
<br />
<br />
Hình 3 .Các mô phỏng cần thiết cho mạch LNA<br />
và các mô đun khác của tuyến thu RF.<br />
<br />
<br />
<br />
<br />
Hình 4. Mạch nguyên lý LNA và mô phỏng OP. Hình 5. Kết quả mô phỏng OP.<br />
<br />
Hình 4 và 5 thể hiện kết quả mô phỏng điểm làm việc một chiều, các kết quả<br />
mô phỏng chỉ ra điện áp tại các nút mạch và trên từng linh kiện trên mạch để ta dễ<br />
dàng kiểm tra chế độ làm việc một chiều của mạch điện và điều chỉnh lại thông số<br />
mạch cho chính xác.<br />
<br />
<br />
<br />
<br />
Hình 6. Kết quả mô phỏng AC. Hình 7. Phổ tín hiệu vào và ra.<br />
<br />
Hình 6 là kết quả phân tích AC của mạch LNA. Mô phỏng AC được thực hiện<br />
trên miền tần số 800MHz đến 6 GHz với mô hình linh kiện bóng MOS là BSIM3<br />
trên công nghệ XH035 của X-Fab. Với mức tín hiệu đầu vào là 0 dBm ta có hệ số<br />
khuếch đại cực đại ở tần số trung tâm 2.4GHz là 18.1 dB. Băng thông – 3 dB của<br />
mạch là 1.7 GHz như thể hiện bởi công cụ Results Analyzer.<br />
<br />
<br />
22 N.M. Cường, H.T.Khanh, Đ.Đ.Đình, “Thiết kế mạch khuếch đại … trở kháng.”<br />
Nghiên cứu khoa học công nghệ<br />
<br />
<br />
<br />
<br />
Hình 8. Kết quả mô phỏng transient. Hình 9. Kết quả mô phỏng các thông số S.<br />
<br />
Mô phỏng Linear được kết hợp với mô phỏng AC để lấy ra các thông số của ma<br />
trận phân tán S. Kết quả của các thông số ma trận phân tán S được thể hiện trên<br />
hình 9. Ta thấy hệ số khuếch đại thẳng S21 có đặc tuyến trùng với mô phỏng AC.<br />
Hình 8 cho biết đáp ứng transient của mạch với thời gian thiết lập ổn định của tín<br />
hiệu đầu ra là 2 ns.<br />
<br />
<br />
<br />
<br />
Hình 10. Kết quả mô phỏngNF. Hình 11.Kết quả mô phỏng IIP3.<br />
<br />
<br />
<br />
<br />
Hình 12. Mô phỏng nhiễu ngẫu nhiên. Hình 13. Kết quả mô phỏng nhiễu Spot.<br />
<br />
Mô phỏng nhiễu Harmonic Balance và mô phỏng Noise cho các kết quả về NF,<br />
IIP3 và các kết quả về phân tích nhiễu theo hình 10, 11, 12 và 13. Kết quả mô<br />
phỏng cho thấy chỉ số nhiễu NF tại tần số 2.4 GHz là 1.256 dB, điểm giao hài bậc<br />
3 nhỏ hơn -20dBm và nhiễu ngẫu nhiên ở tần số 2.4 GHz là 14 nV / Hz ½.<br />
<br />
<br />
Tạp chí Nghiên cứu KH&CN quân sự, Số Đặc san Viện Điện tử, 10 - 2015 23<br />
Kỹ thuật điện tử<br />
<br />
Bảng 1. So sánh với chỉ tiêu một số bộ LNA 2.4 GHz đã công bố.<br />
Tham khảo Công nghệ Tần số Hệ số NF IIP3 Công suất<br />
CMOS (GHz) khuếch đại (dB) (dBm (mW)<br />
(um) (dB) )<br />
[6] 0.18 2.4 11.79 3.89 -3.0 13.5<br />
[7] 0.18 2.4 14.4 1.60 -9.0 0.96<br />
[8] 0.6 2.4 34.0 8.3 -9.0 80<br />
Bộ LNA 0.35 2.4 18.1 1.25 -17.0 8.25<br />
của bài báo<br />
So sánh với một số kết quả của các thiết kế đã công bố thì thiết kế bộ LNA<br />
trong bài báo có được các chỉ số về độ khuếch đại tương đối cao và NF là thấp<br />
nhất. Thiết kế theo [7] là theo tiêu chí nguồn tiêu thụ thấp của công nghệ 0.18 µm,<br />
thiết kế theo [8] là ở bước công nghệ 0.6 µm cho thấy mức độ tiêu tán nguồn lớn<br />
và chỉ số NF rất cao.<br />
5. KẾT LUẬN<br />
<br />
Bài báo đã trình bày những phân tích và tính toán thiết kế mạch khuếch đại tạp<br />
âm thấp theo cấu trúc suy giảm cảm kháng để phối hợp trở kháng đầu vào. Thiết kế<br />
được thực hiện bởi phần mềm Synopsys sử dụng mô hình linh kiện BSIM3 cung<br />
cấp cho công nghệ XH035 của X-Fab. Kết quả mô phỏng cho thấy mạch khuếch<br />
đại thiết kế đạt được những chỉ tiêu thiết kế f0 = 2.4 GHz, hệ số khuếch đại là<br />
18.1dB, Nf là 1.25 dB, IIP3 lớn hơn -17 dBm. Mạch khuếch đại thiết kế phù hợp<br />
cho các ứng dụng tuyến thu RF băng hẹp ở tần số 2.4 GHz như các mạch thu phát<br />
wifi hay các mạch thu tín hiệu vệ tinh.<br />
<br />
TÀI LIỆU THAM KHẢO<br />
<br />
[1]. B. Razavi, “CMOS technology characterization for analog and RF design,<br />
IEEE J. Solid-State Circuits”, Vol. 34, pp. 268–276, Mar. 1999.<br />
[2]. T. H. Lee, “5-GHz CMOS wireless LANs”, IEEE Trans. Microwave Theory<br />
Tech., vol. 50, pp. 268–280, Jan. 2002.<br />
[3]. D. Shaeffer, T. Lee. “A 1.5 V, 1.5 GHz CMOS low noise amplifier”, IEEE<br />
Journal of Solid State Circuits, Vol. 32, May 1997<br />
[4]. T. Lee, ‘The Design of CMOS Radio-Frequency Integrated Circuits”.<br />
Cambridge University Press, vol. 34, pp 354-411, Cambridge, UK, 2001.<br />
[5]. D. K. Shaeffer and T. H. Lee, “Comment on Corrections to a 1.5-V,1.5-GHz<br />
CMOS low noise amplifier”, IEEE J. Solid-State Circuits, vol. 41, no. 10, pp.<br />
2359–2359, Oct. 2006.<br />
<br />
<br />
<br />
<br />
24 N.M. Cường, H.T.Khanh, Đ.Đ.Đình, “Thiết kế mạch khuếch đại … trở kháng.”<br />
Nghiên cứu khoa học công nghệ<br />
<br />
[6]. KAO, C.-Y., CHIANG, Y.-T., YANG, J.-R. “A concurrent multiband low-<br />
noise amplifier for WLAN/WiMAX applications”. IEEE International<br />
Conference of Electro/Information Technology, 2008, p. 514 - 517.<br />
[7]. B. LIU, C. WANG, M. MA, S. GUO, “An ultra-low-voltage and ultra-low-<br />
power 2.4 GHz LNA design”. Radioengineering, Vol. 18, No. 4, December<br />
2009.<br />
[8]. B. Razavi, “A 2.4-GHz CMOS Receiver for IEEE 802.11 Wireless LAN’s”,<br />
IEEE journal of solid-state circuits, Vol. 34, No. 10, October 1999.<br />
<br />
ABSTRACT<br />
A 2.4 GHZ NARROW BAND LOWNOISE AMPLIFIER DESIGN,<br />
EMPLOYING INDUCTOR DEGENERATON TOPOLOGY FOR<br />
INPUT IMPEDANCE MARCHING<br />
<br />
This article presents a design of a low -noise amplifier (LNA) which can<br />
be applied in the WiFi transceivers or satellite communication, operating at<br />
2.4 GHz frequency band. The design is done with professional software of<br />
Synopsys for Analog IC Design under technology X -Fab XH 0.35. The<br />
amplifier achieves a Noise Figure of 1.256dB at 2.4 GHz, forward<br />
amplification coefficient (S21) of 18.1dB with and consumes 8.25mW from<br />
3.3V power supply.<br />
Keywords: LNA, RF CMOS, Impedance Marching, Noise Figure.<br />
<br />
<br />
<br />
Nhận bài ngày 21 tháng 07 năm 2015<br />
Hoàn thiện ngày 12 tháng 08 năm 2015<br />
Chấp nhận đăng ngày 07 tháng 09 năm 2015<br />
<br />
Địa chỉ: 1Viện Điện Tử, Viện KHCN Quân sự;<br />
*<br />
Email: nguyenmanhcuongvdt@gmail.com, Mobile: 0904106175<br />
2<br />
Viện Tên Lửa, Viện KHCN Quân sự;<br />
3<br />
Khoa Vô tuyến điện tử, Học viện KTQS.<br />
<br />
<br />
<br />
<br />
Tạp chí Nghiên cứu KH&CN quân sự, Số Đặc san Viện Điện tử, 10 - 2015 25<br />