Tóm tắt Luận án Tiến sĩ Vật lý: Nghiên cứu, xây dựng hệ thiết bị thu nhận và xử lý số liệu dựa trên kỹ thuật DPS qua ứng dụng FPGA phục vụ nghiên cứu vật lý

Chia sẻ: Minh Van Thuan | Ngày: | Loại File: PDF | Số trang:26

Thêm vào BST

Báo xấu

139
lượt xem 7
download

Download Vui lòng tải xuống để xem tài liệu đầy đủ

Tóm tắt Luận án Tiến sĩ Vật lý: Nghiên cứu, xây dựng hệ thiết bị thu nhận và xử lý số liệu dựa trên kỹ thuật DPS qua ứng dụng FPGA phục vụ nghiên cứu vật lý nhằm nghiên cứu, thiết kế - chế tạo một số khối điện tử tử phục vụ thí nghiệm đo đếm bức xạ hạt nhân trên các kênh ngang của Lò phản ứng hạt nhân Đà Lạt.

Chủ đề:

Bình luận(0) Đăng nhập để gửi bình luận!

Lưu

Nội dung Text: Tóm tắt Luận án Tiến sĩ Vật lý: Nghiên cứu, xây dựng hệ thiết bị thu nhận và xử lý số liệu dựa trên kỹ thuật DPS qua ứng dụng FPGA phục vụ nghiên cứu vật lý

B GIÁO D C VÀ ÀO T O B KHOA H C VÀ CÔNG NGH VI N NĂNG LƯ NG NGUYÊN T VI T NAM ng Lành NGHIÊN C U, XÂY D NG H THI T B THU NH N VÀ X LÝ S LI U D A TRÊN K THU T DSP QUA NG D NG FPGA PH C V NGHIÊN C U V T LÝ H T NHÂN TH C NGHI M Chuyên ngành: V t lý nguyên t Mã s : 62.44.01.06 TÓM T T LU N ÁN TI N SĨ V T LÝ à L t, 2013
ii Công trình ư c hoàn thành t i Vi n Nghiên c u h t nhân, Vi n Năng lư ng nguyên t Vi t Nam. Ngư i hư ng d n khoa h c: PGS TS Nguy n Nh i n Ph n bi n 1: ……………………………………………………………… Ph n bi n 2: ……………………………………………………………… Ph n bi n 3: ……………………………………………………………… Lu n án s ư c b o v trư c H i ng ch m lu n án c p Vi n h p t i: ……………………………………………………………………………… ……………………………………………………………………………… Vào lúc ……. gi …… ngày …… tháng ….. năm ………………………... Có th tìm hi u lu n án t i thư vi n: ……………………………………………………………………………… ……………………………………………………………………………… ………………………………………………………………………………
1 M U Thi t b i n t h t nhân trên cơ s áp d ng các linh ki n i n t m ch tích h p m ng các ph n t logic l p trình ư c (FPGA) và k thu t x lý tín hi u s (DSP) là m t trong nh ng hư ng phát tri n m i xây d ng các h th c nghi m nghiên c u v t lý h t nhân và ng d ng c a k thu t h t nhân áp ng nh ng yêu c u ngày càng cao v chính xác c a các phép ghi- o b c x ion hóa. Ưu i m n i b t c a k thu t DSP và công ngh FPGA là kh năng nâng cao ch t lư ng trong các th c nghi m ghi- o b c x h t nhân, gi m thi u s lư ng các kh i i n t và gi m kinh phí u tư. Bên c nh ó, các h th ng thi t b trên cơ s DSP và FPGA có công su t tiêu th th p nên ti t ki m năng lư ng, i u này c bi t quan tr ng khi xây d ng h th ng thi t b l n. V i nh ng ưu i m v a c p trên, các nghiên c u áp d ng công ngh FPGA và k thu t DSP trong các nghiên c u ch t o thi t b ghi- o b c x là r t c n thi t. Tuy nhiên, cho n nh ng năm g n ây các nghiên c u áp d ng k thu t DSP và công ngh FPGA trong nư c nói chung và t i Vi n Nghiên c u h t nhân (NCHN) nói riêng còn r t khiêm t n. M c dù có th trang b các thi t b theo công ngh tích h p tiên ti n nêu trên b ng cách nh p kh u s n ph m t nư c ngoài, song vi c t nghiên c u phát tri n nh m t ng bư c n i a hóa các h i n t chuyên d ng ã ho c chưa có thương m i hóa là nhu c u th c t . Vì nh ng lý do ã trình bày trên, v n “Nghiên c u, xây d ng h thi t b thu nh n và x lý s li u d a trên DSP qua ng d ng FPGA ph c v nghiên c u v t lý h t nhân th c nghi m” ã ư c ch n làm tài lu n án c a nghiên c u sinh. Các m c tiêu c th ã ư c xác nh trong lu n án là nghiên c u, thi t k -ch t o m t s kh i i n t ph c v thí nghi m o m b c x h t nhân trên các kênh ngang c a Lò ph n ng h t nhân à L t, bao g m: 1) Nghiên c u ng d ng dòng FPGA c thù EPM7160E thi t k , ch t o kh i FPGA- MCA8K dùng phương pháp liên k t c ng logic trong môi trư ng Max+PlusII; 2) Thi t k , ch t o kh i DSP-MCA1K và kh i DSP-MCA8K
2 d a trên DSP qua ng d ng dòng FPGA XC3S400 và XC3S500 trong môi trư ng ISE; 3) Phát tri n ph n m m logic hóa các thu t toán x lý tín hi u s b ng VHDL dùng cho các kh i thi t b ư c thi t k -ch t o; 4) Phát tri n ph n m m ghi- o và x lý ph trên n n Windows XP b ng ngôn ng VC++ và LabView, k c trình vi i u khi n cho µC. Các n i dung nghiên c u chính ã ư c th c hi n trong lu n án bao g m: • Phân tích t ng quan v quá trình phát tri n h ph k a kênh và h ph k trùng phùng trong và ngoài nư c. • Nghiên c u phương pháp kh tích ch p trong c a s ng (MWD) thi t k , ch t o h ph k a kênh k thu t s . • Ti n hành th c nghi m thi t k , ch t o các kh i i n t và th nghi m th c t các kh i i n t ã ch t o trên dòng nơtron t i kênh ngang Lò ph n ng h t nhân cũng như v i m t s ngu n ng v chu n. Nh m th c hi n các n i dung chính v a nêu, các phương pháp và k thu t ư c ng d ng có ư c các m c tiêu c th là: • Phương pháp thang trư t chu n và k thu t thang b chính r ng kênh phát tri n thành ph n bi n i tương t -s trong các kh i ADC và MCA. • Phương pháp thi t k m ch i n t b ng ki u l p trình k t n i m ch tích h p FPGA và ki u l p trình i u khi n ph n c ng b ng ngôn ng VHDL. • K thu t l p trình Windows b ng ngôn ng hư ng i tư ng C++ và LabView phát tri n chương trình i u khi n thu nh n d li u và x lý ph . • Phương pháp x lý s li u th c nghi m nh m xác nh các i lư ng v t lý trong ph và c trưng k thu t c a h thi t b dùng trong ghi- o b c x ion hóa g m: thu t toán kh p nh ơn v i phân b Gauss b ng phương pháp bình phương t i thi u, tính di n tích và phương sai c a nh h p th toàn ph n b ng phương pháp th c nghi m c a ORTEC và Genie-2000, nh
3 chu n năng lư ng b ng phép h i quy b c hai, tính phân gi i nh quang qua l ch chu n c a nh, tính các phi tuy n vi-tích phân (DNL-INL) c a h th ng dùng thu t toán h i quy tuy n tính cùng các tham s c trưng k thu t khác c a h thi t b ư c ch t o. Lu n án g m hai ph n chính: ph n t ng quan và ph n nghiên c u. Ph n t ng quan trình bày và phân tích tình hình nghiên c u phát tri n thi t b i n t h t nhân trong và ngoài nư c, liên quan n m c tiêu và n i dung c a lu n án. Ph n nghiên c u trình bày các n i dung nghiên c u v phương pháp, th c nghi m và k t qu c a lu n án. N i dung c a lu n án ư c trình bày trong ba chương. Chương 1 trình bày t ng quan v quá trình phát tri n h ph k a kênh và h ph k trùng phùng trong nư c và trên th gi i, trong ó t p trung phân tích các hư ng nghiên c u liên quan n m c tiêu và n i dung c a lu n án; trình bày các phương pháp, k thu t ư c s d ng trong lu n án, c bi t là phương pháp kh tích ch p trong c a s ng thi t k , ch t o h ph k a kênh k thu t s và thu t toán x lý s li u th c nghi m. Chương 2 trình bày các th c nghi m thi t k , ch t o và th nghi m các kh i i n t ; phát tri n ph n m m ng d ng thu nh n d li u và i u khi n thi t b . Chương 3 trình bày các k t qu ki m tra và áp d ng th nghi m th c t các kh i i n t ã ch t o; ti n hành ghép n i, th nghi m các kh i i n t ã ch t o thành h ph k c l p; các k t qu th c nghi m kh o sát các c trưng c a h ph k ã thi t l p c a lu n án; ti n hành ghép n i ki m tra và áp d ng th nghi m h o nơtron trên kênh th c nghi m n m ngang c a Lò ph n ng; k t qu ki m tra và áp d ng 60 chương trình ã phát tri n v i các ngu n ng v Co, 137Cs, 152Eu và th o lu n v các k t qu th c nghi m thu ư c. Ph n k t lu n c a lu n án nêu lên các k t qu chính, các óng góp m i c a lu n án, ý nghĩa khoa h c và th c ti n c a lu n án, ng th i xu t hư ng nghiên c u c n ti p t c.
4 Chương 1 VAI TRÒ CH C NĂNG C A DSP, FPGA VÀ THU T TOÁN PHÁT TRI N, NG D NG THI T B I N T H T NHÂN TRONG GHI- O B C X 1.1. Tình hình nghiên c u, ng d ng trong và ngoài nư c Trên th gi i DSP, FPGA và thu t toán x lý xung s ã ư c ng d ng phát tri n các h ph k gamma ch t lư ng cao ph c v nghiên c u v t lý h t nhân th c nghi m. T i Vi n NCHN, h ph k gamma tri t Compton, h ph k SACP, h ph k trùng phùng ph c v hư ng nghiên c u th c nghi m v c u trúc h t nhân và m t m c năng lư ng ã ư c xây d ng và ưa vào khai thác có hi u qu . Vi c phát tri n thi t b theo hư ng DSP ch th i gian th c qua ng d ng FPGA v i công c VHDL dùng ISE và Max+PlusII ã và ang ư c nghiên c u, ng d ng nh m nâng cao ch t lư ng thi t b ghi- o b c x h t nhân. 1.2. Vai trò ch c năng c a DSP và FPGA DSP là công c r t c n thi t và h u ích ng d ng trong khoa h c-công ngh xây d ng thi t b i n t h t nhân. Nh ng d ng DSP và FPGA nên các h thi t b ó có nhi u ưu i m n i tr i hơn: a năng, nhanh và hi u qu khi thu nh n và x lý d li u, phân tích ph , mô ph ng tín hi u. Phương án dùng ngôn ng VHDL l p trình, t o mã ngu n, biên d ch và n p thi t k vào dòng FPGA qua ISE-Xilinx, ho c Max+plus II-Altera ã ư c ch n th c hi n tài lu n án. K thu t DSP qua công ngh FPGA cho phép c i thi n các thi t b v dung lư ng b nh cao, t c x lý nhanh, tính năng i u khi n m m d o, kh năng nh p/xu t d li u l n, và c u hình o có nhi u tùy ch n ưu vi t x lý qua ph n m m i u khi n. 1.3. ng d ng c a DSP và FPGA trong thi t b i nt FPGA có th ư c s d ng trong 4 lĩnh v c chính: DSP, tích h p µC, giao ti p gi a các l p th c th và tái nh c u hình máy tính. S phát tri n công ngh vi m ch i n t th h m i và vai trò c a nó trong thi t k ng d ng luôn th hi n nhi u i m n i b t. Ưu i m c a h th ng s iv i ph h c tia gamma ư c ph n ánh trong kh năng th c thi các thu t toán
5 ph c h p dùng x lý tín hi u. Theo cách ti p c n này, ch t lư ng cao nh t c a các phép o t ư cc t c m th p l n cao khi dùng các u dò b c x khác nhau là kh dĩ. Các ch c năng chính c a h ph k như l c và khu ch i tín hi u, phát hi n và lo i b ch ng ch p xung, phân tích biên và phát ra ph năng lư ng có th th c thi t t b ng các thu t toán DSP dùng FPGA nh vi c xác nh các ho t ng kh l p trình, làm tăng áng k tính linh ng c a h th ng, cho phép tái l p c u hình và hi u ch nh các tham s ho t ng nhưng không can thi p ph n c ng. 1.4. Phương pháp i n t k thu t s 1.4.1. Phương pháp kh tích ch p trong c a s ng (MWD) th c hi n thu t toán DSP gi m phân gi i do các hi u ng b y i n tích, h t biên , phân gi i nghèo t c m cao, kh năng b t n nh nhi t v i phép o th i gian dài, nâng t s S/N trong h ph k gamma, m t phương pháp k thu t s hi n i th c thi các b l c t o d ng xung là MWD ư c c p. S ki n b c x b t kỳ khi tương tác v i u dò luôn sinh lư ng i n tích t l v i năng lư ng b h p th , i n tích ó t o nên tín hi u b c ngõ ra ti n khu ch i (PA), UP(t), ư c mô t b i tích ch p gi a ch c năng phân b i n tích g(t) v i áp ng xung c a PA, f(t): +∞ U P (t ) = ∫ g (τ ) f ( t − τ ) dτ . (1.1) −∞ Trong mi n s khi lư ng t hóa tín hi u PA b i b A/D, tích phân c a nhân ch p tr thành t ng c a tích ch p ch u quan h t a nhân qu , v i i là dòng t c th i ng v i m u dòng UP(i) xu t t b A/D: U ( i ) = ∑ ij = z g ( j ) f ( i − j ) ; ∀i > z . (1.6) P T p các pt. (1.6) có th gi i ư c nh ma tr n {g}(z, z+M), có M ph n t liên k t c a s (z, z+M) hay tương ương (n-M, n). Sau khi c ng các ph n t c a ma tr n, i n tích toàn ph n thu ư c trong c a s : ∑ ∑ (1.7) z +M n G(n) = i=z g (i) = i =n− M g ( i ); ∀n = z + M . Khi ch s i t t i gi i h n ph i c a c a s , i n tích toàn ph n G(n=z+M) trong c a s (z, z+M) ư c trích xu t. Do ó, i v i b t kỳ c a s nào
6 khác ư c d ch chuy n b i m t chu kỳ l y m u tương ng v i c a s trư c thì i n tích toàn ph n s b ng: G ( n ) = ∑ n = n − M g ( j ) = U ( n ) − U ( n − M ) + (1 − k ) ∑ n − 1 − M U ( j ) . j j =n (1.9) v i m i n > z+M. ó chính là thu t toán c a phương pháp MWD. 1.4.2. Phương pháp thi t k b ghi- o và x lý tín hi u b ng DSP Thay cho b hình thành xung ki u tương t (APS), phương pháp thi t k b x lý xung s (DPP)-còn g i là b DSP-MCA ch t lư ng cao ư c trình bày trong hình 1.6 g m: b ti n l c (APP), b bi n i A/D, b t o u dò APP Logic Vi i u Máy A/D & PA nh ph khi n và tính giao di n Logic Tín hi u ch n xung DSP-MCA b tr Hình 1.6: C u trúc c a b x lý xung s (DPP). d ng xung s (DPS) có các kênh ch m-nhanh, logic ch n l a xung và b nh ph , m ch h i ph c ư ng cơ b n (BLR), ch ng ch ng ch p (PUR), khóa xóa và phân bi t th i gian tăng (RTD), b µC và giao di n USB. 1.4.3. Thu t toán DSP dùng trong thi t k b ghi- o b c x xây d ng ư c b DPP, các thu t toán quy cho phép hình thành và x lý xung theo th i gian th c trong các phép o chi u cao xung ư c c p. Các thu t toán này ch y u d a vào các b làm ch m (DL), b c ng/tr (ACC), b nhân (MUL); th c ch t là t o ngõ ra d ng hình thang và i u khi n thu n s các tham s hình thành tín hi u. 1.4.3.2. B t o d ng xung s (DPS) hình thang Thu t toán quy bi n i xung hàm mũ ư c s hóa v(n) sang xung hình thang cân s(n) ư c cho như sau: k ,l d ( n ) = v ( n ) − v ( n − k ) − v ( n − l ) + v ( n − k − l ), (1.10) k ,l p ( n ) = p ( n − 1) + d ( n), n ≥ 0, (1.11) k ,l r ( n) = p ( n ) + Md ( n ), (1.12) s ( n ) = s ( n − 1) + r ( n ), n ≥ 0, (1.13) ó v(n), p(n), và s(n) b ng zero v i n < 0. Tham s M ch ph thu c vào τ
7 là th i h ng phân rã c a xung hàm mũ và chu kỳ l y m u Tclk c a b s hóa và ư c cho b i: −1 M = [ exp (T clk / τ ) − 1] . (1.14) Pt. (1.10) là chu i hai th t c cho b i t p phương trình: d ( n) = v ( n ) − v ( n − k ), (1.15) k k ,l và d ( n ) = d ( n ) − d ( n − l ). (1.16) k k ơn v th c thi thu t toán c a pt. (1.15) ho c pt. (1.16) là b tr -làm ch m (DS). Thu t toán cho b i pt. (1.10) th c thi ư c b ng cách n i ti p hai ơn v DS l n lư t có sâu k và l. Kho ng th i gian c a sư n tăng (gi m) d ng hình thang ư c cho b i giá tr k và l nh hơn (min(k, l)) và r ng khe nh ph ng hình thang b ng abs(l – k). Thu t toán ư c xác nh b i các các pt. (1.11) và (1.12) s kh tích ch p áp ng xung c a b l c cao qua CR (g i là HPD). Nói cách khác, n u xung hàm mũ ư c l y m u có th i h ng phân rã τ áp t i ngõ vào c a ơn v này, áp ng xung là tín hi u b c và b c ng lũy ti n th c hi n thu t toán ư c cho b i pt. (1.13). Khi s d ng các thu t toán v a di n t trên, c u hình th c thi b DPS hình thang/tam giác ư c hình thành. Sơ b DPS hình thang/tam giác ư c bi u di n trong hình 1.7. m1 HPD DS1 DS2 + + + MUL A Σ1 Σ2 M Σ3 C v(n) _ U ACC1 C2 s(n) _ + DL1[k] DL2[l] L r(n) dk(n) dl(n) m2 p(n) Hình 1.7: Sơ b DPS tam giác/hình thang. 1.4.4. Bi n i A/D d a trên phép kh tích ch p MWD Bi n i A/D d a trên phép kh tích ch p trong c a s ng ó các tham s b l c, ch c năng t c -t p âm ư c bi u di n theo mô hình tương ương ki u th ng kê qua các máy phát DNL, INL và sai s lư ng t hóa dùng ADC nhanh cũng ư c c p n.
8 1.4.5. Phương pháp liên k t c ng logic dùng vi m ch FPGA trong môi trư ng Max+Plus II Phương pháp liên k t c ng logic dùng vi m ch FPGA trong môi trư ng Max+Plus II v i dòng EPM7160E ư c trình bày v i các th t c chính: hình thành d án và các i u ki n ban u c a thi t k , x lý d án, t o t p tin thi t k h a, biên d ch và n p d li u vào vi m ch c thù. K t qu , FPGA ch a toàn b n i dung thi t k và ho t ng như b µC. 1.6. Thu t toán x lý s li u th c nghi m Các thu t toán x lý s li u th c nghi m theo Ortec và Genie cho phép tính toán nh lư ng các i lư ng v t lý liên quan n ph gamma thu ư c t các kh i i n t ch c năng ư c thi t k -ch t o trong lu n án. Chương 2 THI T K , CH T O CÁC KH I I N T CH C NĂNG CHO H GHI- O B C X GAMMA VÀ NƠTRON 2.1. Thi t k , ch t o các b n m ch dùng FPGA và DSP ghép PC 2.1.1. Thi t k -ch t o kh i FPGA-MCA8K Kh i FPGA-MCA8K ư c thi t k -ch t o b ng phương pháp liên k t c ng logic trong môi trư ng Max+PlusII, Altera, ó vi m ch EPM7160E thu c h MAX7000 lo i CMOS v i t c 5 ns óng vai trò b x lý trung tâm. Kh i ư c ch t o nh k t h p hai kh i: FPGA-ADC8K dùng vi m ch AD7899 có th i gian bi n i 2.2 µs và kh i FPGA-MCD8K, trình ng d ng thu nh n d li u ư c phát tri n theo ngôn ng VC++ trên n n Windows XP. Ph n bi n i tương t c a kh i A/D bao g m m ch m và l p l i tín hi u ngõ vào, kéo dài xung nh quá trình n p-x i n tích qua t nh C lúc th a c a s gi i h n b i ngư ng dư i (LL) và trên (UL). Khi tương quan logic h i- áp gi a hai phía ADC và MCD theo nguyên t c phân nh p ư c áp ng, chu trình bi n ib t u và k t qu ư c lưu vào b nh ngoài có dung lư ng l n hình thành ph . 2.1.1c. c trưng chính c a kh i FPGA-MCA 8k ã ch t o Kh i FPGA-MCA8K giao di n máy tính qua c ng song song (LPT); phân gi i: 8192 kênh; th i gian bi n i: 2.2µs; phi tuy n tích phân
9 INLFPGA-MCA8K ≈ 0.607%; phi tuy n vi phân DNLFPGA-MCA8K ≈ 1.27%; dung lư ng c c i trên m t kênh: 16777215 s m; th i gian o t i a: 65535 giây; các xác l p ngư ng dư i và trên cho ADC ư c ch n b ng ph n m m; ngõ vào nh n xung ơn c c, dương, biên t 0 ÷ 10 V; ++ chương trình thu nh n MCANRI vi t b ng VC trên n n Windows XP. 2.1.2. Thi t k -ch t o kh i DSP-MCA1K dùng FPGA Kh i DSP-MCA1K ư c thi t k -ch t o l n u tiên t i Vi n NCHN b ng phương pháp DSP qua ng d ng FPGA dùng ngôn ng VHDL trong môi trư ng ISE 9.2i v i b n m ch Spartan 3E, Xilinx. B ng ngôn ng VHDL, b nh kép (DPRAM), ROM và b CPU ư c hình thành trong FPGA; trình ng d ng thu d li u ư c vi t b ng ngôn ng LabView. 2.1.2.2. Các thành ph n vi m ch trong th c th B n m ch Spartan 3E cho phép hình thành DPRAM trong th c th FPGA XC3S500, và t ó kh c ph c ư c h n ch khó gi i quy t trong i n t tương t : gi m nhi u gi a các liên k t b ng vi m ch r i, th i gian ch t c a thi t b r t nh do t c th c hi n nhanh. Các thành ph n chính c a thi t k g m: máy phát xung chu n 1 Hz dùng ng b ho t ng c a thi t b theo nh p 1s; b k t n i vào/ra S3E_IO cho phép FPGA giao ti p v i b bi n i A/D và các thành ph n ch c năng n m trong b n m ch E Spartan 3 hình thành ph k 1 K; b phát hi n nh có ch c năng dò nh khi l y m u ADC; máy phát xung tam giác ư c hình thành bên trong FPGA ki m tra thi t b ; ch t d li u 16 bit nh v a ch cho b nh kép trong chu trình c; b bi n i BCD hi n th k t qu b ng màn hình tinh th l ng; b ch n ký t ASCII cho phép ch n l a ch hi n th k t qu theo ch quét ma tr n (c t, hàng); b m b o v LCD và tránh ng n m ch tuy n d li u n i b ; b nh trong DPRAM 1024 K x 16 bit ch a ph ; c ng truy n-nh n d li u RS-232 cho phép k t n i máy tính nh m i u khi n thu nh n và x lý k t qu ; b c ng y 8 bit vi t n i dung s ki n vào các ô nh tương ng trong RAM theo ch tăng 1 m i chu trình, t c m i khi tràn 256 s m, n i dung ô nh s tăng lên 1; các b
10 bi n i D/A cho phép theo dõi quá trình bi n i ph bên trong FPGA khi quan sát b ng thi t b ngoài. 2.1.2.6. c trưng k thu t c a thi t b ch t o Kh i DSP-MCA1K có các c trưng k thu t như sau: th i gian t trư c t i a: 65535 s; s m t i a: 65535; d i o: 1024 kênh; trôi kênh theo th i gian: 1 kênh/12 gi ; b nh DPRAM trong FPGA: 1 K; giao ti p PC qua RS232, Baudrate 38400; chương trình ng d ng thu d li u là LabView; ngôn ng thi t k m ch là VHDL. 2.1.3. Thi t k , ch t o kh i DSP-MCA8K dùng FPGA Trong m c 1.4.5 ã trình bày v nguyên lý h ph k a kênh dùng DSP. Trên cơ s ó, kh i MCA8K d a trên DSP qua ng d ng VHDL ư c thi t k -ch t o. Kh i thi t b g m các thành ph n ch c năng: B APP, bi n i A/D, APS, phát hi n nh và m, vi i u khi n, giao di n máy tính và ph n m m ng d ng thu nh n ph . Ngo i tr b APP và A/D, các m ch v a nêu ư c thi t k b ng VHDL khi dùng các thu t toán t t p pt. (1.10) ÷ (1.16), phát tri n trong ISE và tích h p vào dòng FPGA c thù XC3S400-PQ208, Xilinx. 2.1.3.8. Các c trưng và tham s k thu t c a kh i DSP-MCA8K Các c trưng k thu t c a kh i DSP-MCA8K: tín hi u ngõ vào có biên c vài ch c mV; tín hi u ngõ ra b APP c c tính dương, biên 0 ÷ 2V, ư c ch nh P-Z và n i t i ngõ vào ADC nhanh; các h s khu ch i thô l p trình ư c: 1, 5, 10; h s khu ch i tinh i u khi n b ng ph n m m: (0.75 ÷ 1.24); d ng xung ngõ ra b l c: tam giác/hình thang có sư n d n và r ng khe nh thay i ư c b ng ph n m m; th i gian o t 32 32 trư c: 1 ÷ 2 -1 giây, bư c phân gi i 1 giây; s m l n nh t trên kênh: 2 - 1; d i o: 8192 kênh; các phi tuy n vi-tích phân: DNL ≈ 1.6% và INL ≈ 1.81%; s d ng hai kênh hình thành xung cl p ghi biên , phát hi n nh và ch ng ch ng ch p, h i ph c ư ng cơ b n; các m c ngư ng s ư c xác l p ư c b ng trình ng d ng; dung lư ng b nh ch a ph : b nh 32 Kb truy c p hai c ng ng th i, tích h p trong FPGA và giao di n
11 máy tính qua c ng USB; chương trình ph n m m ng d ng vi t b ng LabView trên n n Windows XP. 2.3. Thi t k , ch t o h ghi- o nơtron qua vi i u khi n EZ-USB H thi t b m nơtron ư c thi t k , ch t o g m: Cao th 5kV, kh i khu ch i ph k , kh i ADC8K, kh i giao di n MCD8K. Chương trình thu nh n d li u ư c phát tri n b ng LabView và vi chương trình i u khi n µC thu c dòng EZ-USB ư c vi t b ng trình biên d ch c a hãng Ckeil51. Sơ kh i c a h thi t b ư c trình bày trong hình 3.11. H giao ti p PC qua USB t c toàn ch truy n kh i. H ư c dùng m nơtron trên kênh th c nghi m n m ngang Lò ph n ng à L t. K t qu thu ph nơtron b ng ng m 3He cho th y th c nghi m phù h p v i lý thuy t. nh năng lư ng toàn ph n 764 keV và hai nh ph sinh ra do hi u ng tư ng là u dò Khu ch i ADC MCD Máy tính proton 573 Ngu n keV, triton HV Hình 3.11: Sơ kh i h ghi- o nơtron. 191 keV. 2.4. Phát tri n chương trình ng d ng thu nh n d li u và vi chương trình cho h ghi o gamma và nơtron 2.4.1. Phát tri n chương trình ng d ng thu nh n d li u MCANRI b ng VC++ Chương trình ng d ng thu nh n d li u MCANRI óng gói ư c phát tri n b ng ngôn ng hư ng i tư ng trên n n Windows XP ph c v cho h ph k dùng kh i FPGA-MCA8K, có các ch c năng: th i gian (s ng, th c, DT), thu-x lý d li u ch PHA, tính di n tích, phông, chu n năng lư ng, kh p nh, xác l p ngư ng, d i o, t c m, v.v.... 2.4.3. Phát tri n chương trình ng d ng DSPMCA b ng LabView Chương trình i u hành và thu nh n s li u phân tích ph a kênh ư c vi t trên LabWIEW ư c dùng cho các kh i DSP-MCA1K, DSP-MCA8K, ph k m nơtron; th c hi n các ch c năng: k t n i thi t b v i PC và chuy n các l nh, d li u gi a PC và thi t b qua giao di n USB; i u khi n
12 quá trình thu nh n ph a kênh: kh i ng, d ng o, t th i gian o, lưu và hi n th ph , x lý tr , s m/kênh, co giãn ph , chu n năng lư ng, .... 2.4.4. Phát tri n chương trình vi i u khi n b ng C Keil51 Vi chương trình ư c phát tri n theo trình biên d ch Ckeil 51 s i u khi n µC dòng EZ-USB giao ti p PC, truy n nh n d li u, liên k t v i trình LabView i u khi n ngo i vi. Tóm l i, trong chương hai ph n c ng ư c thi t k g m: các kh i FPGA-MCA8K, DSP-MCA1K, DSP-MCA8K, ph k h p b m nơtron. Ph n m m phát tri n g m: MCANRI theo VC++, DSPMCA theo LabView, vi chương trình b ng Ckeil51, VHDL logic hóa các thu t toán DSP dùng FPGA nh ISE-Xilinx và Max+PlusII-Altera. T t c s n ph m ã ch t o ư c dùng trong th c nghi m ghi- o b c x ion hóa. Chương 3 K T QU TH C NGHI M VÀ TH O LU N Các thành ph n ư c ki m tra ch t lư ng g m: kh i FPGA-MCA8K, kh i DSP-MCA1K, kh i DSP-MCA8K, h ph k h p b MCA. c u hình thí nghi m có h c n ki m tra (SUT); h xác l p tham chi u (RSS). 3.3. Thí nghi m ki m tra các tham s c trưng k thu t c a thi t b 3.3.2. Ki m tra phi tuy n vi phân (DNL) 3.3.2.1. phi tuy n vi phân c a kh i FPGA-MCA8K (DNLFPGA-MCA8K) C u hình thí nghi m như hình 3.3. H SUT g m kh i AMP-NRI, FPGA-MCA8K, máy tính, chương trình MCANRI; h RSS g m AMP Máy phát xung Thi t b c n ki m tra (SUT) th răng cưa LG-1, BNC, USA AMP, FPGA-MCA8K, Máy NRI NRI tính 1 Máy phát xung ng u nhiên AMP 2026 MCD Máy DB-2, BNC, USA ADC 8701 Canb. Canb. AccuSpec tính 2 H thi t b tham chi u (RSS) Hình 3.3: C u hình o phi tuy n vi phân DNLFPGA-MCA8K.
13 2026, ADC 8701, MCA Accuspec V1.1, ph n m m MCA Series 100 và PC. Máy phát xung răng cưa LG-1 BNC, Berkeley, USA i u khi n biên tín hi u 10 V trong máy phát xung ng u nhiên DB-2 BNC, Berkeley, USA có m t tăng 25 ns và sư n gi m 50 µs, chu kỳ quét 1 giây; τ = 4 µs, tpr = 36000 giây. Thu d li u ch PHA. K t qu ư c trình bày trong b ng 3.1. Hình 3.5 bi u di n phi tuy n vi phân c a FPGA-MCA8K. B ng 3.1: K t qu ki m tra DNLFPGA-MCA8K và DNLMCAaccuspec. T Thi t b t o Vvào Ch tAMP D i S DT DNL T (s) (mV) µs kênh m (%) (%) 4 1 RSSAccuspec 36000 10 PHA 4 8192 179154 0.47 1.03 2 SUTFPGA-8K 36000 104 PHA 4 8192 178972 0.56 1.27 Hình 3.5: phi tuy n vi phân c a kh i FPGA-MCA8K. 3.3.2.2. phi tuy n vi phân c a kh i DSP-MCA8K (DNLDSP-MCA8K) Tương t như trên, c u hình thí nghi m ki m tra DNL c a kh i DSP- MCA8K ư c thi t l p, ó h SUT g m kh i DSP-MCA8K và PC trong khi h RSS là DSPEC jr, Ortec ghép PC. Ngõ ra c a DB-2 bi n thiên t 0 n 2000 mV, τ = 6.4 µs, th i gian o 36000 giây. DSPMCA.exe ch PHA thu d li u t h SUT và Gamma Vision32 cho DSPEC. K t qu ki m tra phi tuy n vi phân c a SUTDSP-8K và RSSDSPEC ư c cho trong b ng 3.2 và phi tuy n DNLDSP-MCA8K ư c bi u di n trong hình 3.8.
14 B ng 3.2: : K t qu ki m tra DNLDSP-MCA8K và DNLDSPEC. TT Thi t b t o Vvào Ch tAMP D i S DT DNL (s) (mV) µs kênh m (%) (%) 1 RSSDSPEC 36000 2x103 PHA 6.4 8192 179605 0.21 1.01 3 2 SUTDSP-8K 36000 2x10 PHA 6.4 8192 178617 0.75 1.57 Hình 3.8: phi tuy n vi phân c a kh i DSP-MCA8K. 3.3.3. Ki m tra phi tuy n tích phân (INL) 3.3.3.1. phi tuy n tích phân c a kh i FPGA-MCA8K Hình 3.10: ư ng bi u di n phi tuy n tích phân c a kh i FPGA-MCA8K. B ng 3.4: phi tuy n tích phân c a hai h h p b khi ki m tra. S TT INL% Giá tr 1 H dùng MCA8K, Accuspec 0.15% 2 H dùng FPGA-MCA8K 0.607%
15 K t qu ki m tra phi tuy n tích phân c a kh i FPGA-MCA8K và MCA8K-Accuspec ư c trình bày trong b ng 3.4. Hình 3.10 bi u di n phi tuy n tích phân c a kh i này. 3.3.3.2. phi tuy n tích phân c a kh i DSP-MCA8K (INLDSP-MCA8K) Hình 3.12.: ư ng bi u di n phi tuy n tích phân c a kh i DSP-MCA8K. B ng 3.6: phi tuy n tích phân INLDSPEC và INLDSP-MCA8K. S TT INL% Giá tr 1 H RSS dùng DSPEC, Ortec 0.091% 2 H SUT dùng DSP-MCA8K, NRI 1.807% K t qu ki m tra phi tuy n tích phân c a kh i DSP-MCA8K và DSPEC ư c trình bày trong b ng 3.6. Hình 3.12 bi u di n phi tuy n tích phân c a kh i này. 3.3.4. Ki m tra chu n xác v s m và t n su t d li u vào-ra 3.3.4.1. chu n xác v s m và t n su t d li u vào-ra c a kh i FPGA-MCA8K B ng 3.7: S m tích lũy theo tth c và l ch s m gi a hai h o. Phép Th i gian T ns S m Cr S m Ct l ch s m o o phát trong RSS trong SUT 1 tpr = 10000 s fmin = 90 Hz 899075 898526 D1% = 0.0611 2 tpr = 10000 s f = 500 Hz 4975124 4973392 D2% = 0.0348 3 tpr = 10000 s f = 1 kHz 9938031 9930125 D3% = 0.0796 4 tpr = 10000 s fmax = 300 kHz 2954453016 16777215 D4% = ?
16 K t qu tích lũy s m theo th i gian và l ch s m gi a hai h SUTFPGA-MCA8K và RSSMCA8K-Accuspec ư c trình bày b ng 3.7. 3.3.4.2. chu n xác v s m và t n su t d li u vào-ra c a kh i DSP-MCA8K K t qu tích lũy s m theo th i gian và l ch s m gi a hai h SUTDSP-MCA8K và RSSDSPEC ư c trình bày b ng 3.8 . B ng 3.8: S m tích lũy theo th i gian th c và l ch s m c a hai kh i DSP-MCA8K và DSPEC. Phép S m Cr S m Ci Th i gian o T n s phát l ch s m o trong RSS trong SUT 1 tpr = 10000 s fmin = 90 Hz 899117 898645 D1% = 0.0525 2 tpr = 10000 s f = 500 Hz 4981272 4978156 D2% = 0.0626 3 tpr = 10000 s f = 10 kHz 99383571 99305863 D3% = 0.0782 4 tpr = 10000 s fmax = 400 kHz 3967523385 3963208617 D4% = 0.1087 2 3.3.5. Ki m tra Khi bình phương (χ ) Khi x lý các xung ng u nhiên t ngu n b c x , ch t lư ng mc ah 2 SUTFPGA_MCA8K và RSSMCA8K-Accuspec ư c ánh giá qua χ . V i 10 phép l y m u thì s b c t do là N – 1 = 9, các giá tr χ2 th hi n trong b ng 3.9b. B ng 3.9b: B ng so sánh k t qu χ2 c a hai h SUT và RSS. S TT H o MCA Giá tr 2 1 χ SU T 8.6508518 2 2 χ RSS 7.4522173 3.4. Thí nghi m ki m tra các c trưng v t lý c a thi t b ghi- o b c x Sau khi ã ki m tra c trưng k thu t chính c a các kh i thi t b , ti p t c kh o sát các c trưng cơ b n c a h ph k dùng u dò HPGe: ư ng chu n năng lư ng, ư ng chu n hi u su t, v.v…, dùng ngu n chu n: 152Eu. 3.4.1. Chu n năng lư ng và tính di n tích nh quang H ph k o b c x gamma phát t ngu n 152Eu ư c xác l p g m u dò bán d n C2019-Intertechniques, HV dương 2500 V, phân gi i 2.05
17 keV t i nh 1332.5 keV c a 60Co; AMP 2026, Canberra; FPGA-MCA8K và máy tính. Chương trình ng d ng là MCANRI. ư ng chu n năng lư ng b c hai theo kênh C: E (keV ) = 0.1761 + 0.1832 ∗ C − 0.00000002 ∗ C 2 , Sau khi chu n năng lư ng, ti n hành ánh d u sáng các nh quan tâm; lúc ó tính ư c di n tích nh, phông, t ng s mc a nh, l ch chu n và phân gi i năng lư ng (keV) tương ng. 3.4.2. Xây d ng ư ng cong hi u su t ư ng hi u su t c a u dò HPGe v i d i năng lư ng dư i trung bình t 122 keV n 1408 keV, dùng 152 ngu n Eu cách u dò 15 cm. Sau khi tính ư c hi u su t th c nghi m ε ( E ) , ti n hành l y loga ε ( E ) , ư ng ư ng chu n hi u su t ghi u dò theo năng lư ng ư c trình bày trong hình 3.16. Hình 3.16: ư ng chu n hi u su t ε 3.5. o ph gamma v i ngu n theo E. 60 137 Co và Cs 3.5.1. o ph th c nghi m v i kh i DSP-MCA8K ch t o l n 1 B ng 3.12: Giá tr th c nghi m c a các nh gamma trong hai h RSS và SUT. Tham s T o Ho t Di n tích Phông T ng s Kênh S th c (kBq) nh m nh m phân Thi t b (s) tâm gi i nh (keV) MCA8K, 1027 370 110026 11823 121849 1412 17257 8.35 NRI DSPEC 1027 370 110469 11709 122178 1409 17304 2.34
18 u dò HPGe C2019 c a hãng Intertechniques, phân gi i 2.34 keV t i 60 137 nh 1332.5 keV c a Co có ho t ngu n 370 kBq, ngu n Cs có ho t là 317 kBq cách u dò 15 cm. Cao th +2500 V. S d ng DSPEC Ortec trong h RSS, kh i DSP-MCA8K thu d li u b ng chương trình DSPMCA. K t qu thu t hai h o RSS và SUT ư c trình bày trong b ng 3.12, cho th y phân gi i th y FWHM c a kh i DSP-MCA8K t i hơn FWHMDSPEC x p x 3.57 l n. 3.5.2. o ph th c nghi m v i kh i DSP-MCA8K ch t o l n 2 C u hình thí nghi m o ph gamma dùng kh i DSP-MCA8K ch t o l n hai g m u dò HPGe GEMP4-Ortec có phân gi i năng lư ng là 60 137 2.76 keV t i nh 1332.5 keV c a Co, ho t 370 kBq và Cs v i ho t 317 kBq, hai ngu n ng v t cách u dò 15 cm, cao th 3000 V, th i gian o 2000 s. S d ng ph k DSPEC làm RSS và kh i DSP-MCA8K làm SUT. K t qu thu ư c: phân gi i c a nh 1332.5 keV trong h Ortec là 2.76 keV, h DSP-MCA8K là 3.92 keV. Tuy k t qu này ã ư c c i thi n so v i l n th nh t nhưng v n còn t i hơn h chu n n 1.16 keV. T s nh trên phông c a nh 1332.5 keV là 10.92. 3.7. H m nơtron dùng trên kênh ngang Có hai h m nơtron ã ư c ch t o. H u tiên ư c xây d ng và dùng trên kênh s 4 o nơtron ph c v phát tri n phương pháp o ti t di n nơtron toàn ph n s d ng ng m 3He. Ti n hành o th c nghi m ti t 238 di n nơtron toàn ph n c a U trên các dòng nơtron phin l c 55 keV và 144 keV t i kênh th c nghi m s 4 Lò à L t. K t qu thu ư c có s phù h p t t v i k t qu c a các tác gi khác và s li u ánh giá t thư vi n s li u h t nhân ENDF/B-6.8. H th hai o ph chi u cao xung nơtron cũng trên kênh s 4, Lò ph n ng h t nhân à L t. K t qu thu ư c cho th y v m t nh tính ph th c nghi m phù h p v i lý thuy t, trong ph nơtron có nh năng lư ng toàn ph n 764 keV và hai nh ph sinh ra do hi u ng tư ng là là proton 573 keV và triton 191 keV.