Thiết kế và thực hiện bộ giao tiếp mạng có hiệu năng cao cho mạng trên chip trên FPGA spartan - 6

Chia sẻ: _ _ | Ngày: | Loại File: PDF | Số trang:5

Thêm vào BST

Báo xấu

16
lượt xem 6
download

Download Vui lòng tải xuống để xem tài liệu đầy đủ

Bài viết Thiết kế và thực hiện bộ giao tiếp mạng có hiệu năng cao cho mạng trên chip trên FPGA spartan - 6 giới thiệu một kiến trúc của bộ giao tiếp mạng trong NoC có hiệu năng cao, hoạt động ổn định. Phương pháp tiếp cận của chúng tôi là sử dụng quá trình ghi và đọc dữ liệu trong bộ đệm một cách song song giúp tăng tốc độ ghi và đọc dữ liệu.

Chủ đề:

Bình luận(0) Đăng nhập để gửi bình luận!

Lưu

Nội dung Text: Thiết kế và thực hiện bộ giao tiếp mạng có hiệu năng cao cho mạng trên chip trên FPGA spartan - 6

ISSN 1859-1531 - TẠP CHÍ KHOA HỌC VÀ CÔNG NGHỆ ĐẠI HỌC ĐÀ NẴNG, SỐ 11(84).2014, QUYỂN 2 19 THIẾT KẾ VÀ THỰC HIỆN BỘ GIAO TIẾP MẠNG CÓ HIỆU NĂNG CAO CHO MẠNG TRÊN CHIP TRÊN FPGA SPARTAN - 6 DESIGNING AND IMPLEMENTING A HIGH PERFORMANCE NETWORK INTERFACE FOR THE SPARTAN - 6 FPGA NETWORK ON CHIP Nguyễn Văn Cường1, Phạm Ngọc Nam1, Trần Hoàng Vũ2 1 Trường Đại học Bách khoa Hà Nội; Email: cuong.nguyenvan@hust.edu.vn 2 Trường Cao đẳng Công nghệ, Đại học Đà Nẵng; Email: tranhoangvu_university@yahoo.com.vn Tóm tắt - Thực hiện một hệ thống có hiệu năng cao, hoạt động ổn Abstract - Implementing a high performance system with stable định dựa trên kiến trúc mạng trên chip (NoC) là một vấn đề cần operation based on the architecture of network on chip (NoC) is an thiết, đáp ứng yêu cầu cho các ứng dụng nhúng hiện đại. Bộ giao issue of necessity that meets the requirements of modern tiếp mạng trong kiến trúc NoC dùng để kết nối giữa bộ định tuyến embedded applications. The interface network in NoC architecture và tài nguyên đóng vai trò rất quan trọng góp phần vào cải thiện used to connect between the router and the resource makes an hiệu năng cho toàn hệ thống. Trong bài báo này chúng tôi giới thiệu imprtant contribution to the improvement of the system một kiến trúc của bộ giao tiếp mạng trong NoC có hiệu năng cao, performance. In this paper we present an interface network hoạt động ổn định. Phương pháp tiếp cận của chúng tôi là sử dụng architecture for NoC which shows high performance and stable quá trình ghi và đọc dữ liệu trong bộ đệm một cách song song giúp operation. Our approach is to employ in parallel the writing and tăng tốc độ ghi và đọc dữ liệu. Mô hình bộ giao tiếp mạng này được reading data processes in buffer to help increase the speed of chúng tôi mô tả bằng ngôn ngữ Verilog và thực hiện trên Xilinx writing and reading the data. The interface network model is Spatan6 board. Kết quả thực nghiệm cho thấy rằng, kiến trúc bộ described by means of the Verilog language and implemented on giao tiếp mạng của chúng tôi đề xuất hoạt động ổn định, hiệu năng the Xilinx Spatan-6 board. The experimental results show that our cao về các tiêu chuẩn như diện tích, năng lượng tiêu thụ, trễ và network interface architecture proposes stable operation, high thông lượng. performance in terms of such standards as area, power consumption, latency and throughput. Từ khóa - hệ thống trên chip; mạng trên chip; giao tiếp mạng; trễ; Key words - systems on chip; network on chip; network interface; thông lượng. latency; throughput. luồng cho dòng dữ liệu trong mạng. Bộ định tuyến được 1. Đặt vấn đề xem như hạt nhân của NoC, với mỗi mô hình NoC khác Trong những năm gần đây, xu hướng công nghệ về kiến nhau thì bộ định tuyến sẽ được thiết kế riêng để thực hiện trúc thiết kế Chip đã đạt đến mức độ tích hợp rất cao. Do thuật toán định tuyến, cơ chế điều khiển luồng riêng biệt. các bóng bán dẫn liên tục thu hẹp, mật độ năng lượng trên Các liên kết (Links) thực hiện kết nối các bộ định tuyến lại một centimet vuông đạt đến giới hạn trên. Vì điều này, các với nhau trong mạng NoC. Tài nguyên mạng (Resource) nhà thiết kế Chip đã quyết định ngừng cải thiện hiệu năng thực hiện xử lý dữ liệu trong mạng, khối này có thể là một các thiết kế của họ bằng phương pháp mở rộng tần số mà lõi vi xử lý, một bộ biến đổi FFT, một lõi xử lý DSP hay thay vào đó bằng hệ thống đa lõi. Hệ thống này cung cấp một bộ điều khiển DDRAM. Bộ giao tiếp mạng (Network hiệu năng tốt hơn so với kiến trúc đơn lõi, bằng cách thực Interface: NI) thực hiện kết nối giữa tài nguyên và bộ định hiện các xử lý song song. Các hệ thống trên chip (Systems tuyến trong NoC. NI làm nhiệm vụ chuyển đổi các giao on chip: SoC), các thiết bị nhúng ngày càng xử lý nhiều diện tín hiệu giữa tài nguyên và bộ định tuyến [6]. Chức thông tin hơn, các ứng dụng tích hợp lên hệ thống này ngày năng của của NI tương tự như chức năng của card mạng càng nhiều hơn. Vì thế, các SoC ngày nay có nhiều hơn các kết nối giữa máy tính và mạng internet [6],[7]. NI thực hiện thành phần chuyên dụng tốc độ cao và cũng có nhiều lõi vi cung cấp các dịch vụ tại lớp vận chuyển trong mô hình xử lý trên nó. Đối với các ứng dụng cụ thể kiến trúc SoC tham chiếu ISO-OSI [8]. mang lại hiệu năng tăng bằng cách sử dụng bộ vi xử lý Resource Resource Resource không đồng nhất thay vì các bộ vi xử lý đồng nhất. Theo (0,0) (0,1) (0,2) HiPEAC [1], hiện nay các nhà thiết kế các thiết bị truyền I I I N N N Router Router Router thông rất quan tâm đến hiệu năng động. Do đó mạng kết nối bên trong có tầm quan trọng cao trong vấn đề này. Các hệ thống SoC dựa trên kiến trúc Bus là không phù hợp cho Resource Resource Resource yêu cầu này, bởi vì chúng có nhiều hạn chế như được trình (1,0) (1,1) (1,2) I I I bày trong [2], [3]. N N N Router Router Router Kiến trúc NoC (Network on Chip) đã được đề xuất và kiến trúc này xem như là một giải pháp thay thế cho kiến trúc Bus. Mô hình NoC cung cấp một cơ sở hạ tầng truyền Resource (2,0) Resource (2,1) Resource (2,2) thông có hiệu năng cao. NoC thích hợp cho việc tích hợp I I I N N N một số lượng lớn các lõi IP lên một SoC [4],[5]. Các thành Router Router Router phần trong NoC được chỉ ra như Hình 1 gồm: Bộ định tuyến (Router)thực hiện chức năng định tuyến, điều khiển Hình 1. Một NoC 3x3 mesh điển hình
20 Nguyễn Văn Cường, Phạm Ngọc Nam, Trần Hoàng Vũ Hiện nay, có rất nhiều công trình công bố về thiết kế 2.1.2. Cơ chế truyền thông kiến trúc của NoC, trong đó có một số công trình nghiên Cơ chế truyền thông được sử dụng trong thiết kế NoC cứu về kiến trúc của NI như: Trong [9] các tác giả đã thực này là chuyển mạch gói với cơ chế điều khiển luồng hiện và trình bày một NI cho NoC sử dụng kỹ thuật chia sẻ Whormhole kết hợp kênh ảo và thuật toán định tuyến XY. bộ nhớ. Tuy nhiên, bộ giao tiếp này có độ trễ rất cao. Các Mỗi gói tin được chia thành nhiều flit trước khi truyền vào tác giả trong [10] trình bày một kiến trúc NI sử dụng kỹ mạng. Trong thiết kế này chúng tôi chia gói tin thành các flit thuật tắt xung đồng hồ cho những khối không hoạt động để như: flit mào đầu (header flit), flit thân (body flit) và flit kết tối ưu về mặt năng lượng. Các tác giả trong [11],[12] đã thúc (end flit). Mỗi flit có độ dài 34 bit trong đó 32 bit được trình bày một kỹ thuật chia sẻ cho bộ giao tiếp để tối ưu sử dụng cho dữ liệu, 2 bit còn lại sử dụng cho mục đích điều diện tích của NoC. Trong [13] một NI tốc độ cao cũng đã khiển. Cấu trúc của các flit được mô tả như Hình 3. được đề xuất bằng cách sử dụng bộ đệm Ping Pong với bốn Un Packet Seq 00/ mô đun bộ nhớ để tăng thông lượng. Các tác giả trong [14] Payload Used Sour_Add Number Paket size Dest_Add 01 đã đề xuất một NI nhằm cải thiện hiệu quả bộ nhớ và giảm 34 Bits Header Flit trễ trong bộ nhớ, bộ giao tiếp này cũng tương thích với các (a) Flit mào đầu IP chuẩn AXI đang tồn tại. Tuy nhiên các đề xuất trên chưa Payload 10 thực sự nhắm đến cải thiện độ trễ trong quá trình ghi/đọc 34 Bits Body Flit dữ liệu tại các bộ đệm. (b) Flit thân Trong bài báo này, chúng tôi đề xuất một kiến trúc mới Payload 11 cho bộ giao tiếp mạng tương thích với NoC 2D dạng lưới. 34 Bits End Flit Bộ giao tiếp này có độ trễ nhỏ, thông lượng cao nhờ sử (c) Flit kết thúc dụng hai bộ đệm và sử dụng kỹ thuật pipeline quá trình ghi Hình 3. Cấu trúc của các flit và đọc dữ liệu từ tài nguyên đến bộ định tuyến và ngược 2.1.3. Kiến trúc của bộ định tuyến lại. Phần còn lại của bài báo được tổ chức như sau: Mục 2 Trên cơ sở lựa chọn cấu hình mạng, các cơ chế truyền trình bày kiến trúc của bộ giao tiếp mạng. Mục 3 là kết quả thông, kiến trúc của bộ định tuyến được đề xuất như Hình thực nghiệm, cuối cùng là kết luận và công việc tiếp theo 4. Kiến trúc bộ định tuyến có 5 cổng (Đông, Tây, Nam, Bắc được thể hiện trong mục 4. và Nội bộ) vào/ra hai hướng được kết nối đến bốn bộ định 2. Đề xuất kiến trúc cho bộ giao tiếp mạng tuyến lân cận và bộ tài nguyên gần nhất. Bộ định tuyến đã được thiết kế với 5 khối chính là FIFO queue, Flit decode, 2.1. Tổng quan mạng trên chip Switch, Virtual Channel và Abiter. 2.1.1. Cấu hình mạng • Khối FIFO queue: Lưu trữ flit đầu vào trong khi chờ Một vấn đề quan trọng khi thiết kế NoC là để xác định đến lượt được xử lý. cấu hình mạng. Như mạng máy tính, trong NoC thường sử • Khối Flit decode: Xử lý địa chỉ trong headflit, đưa dụng các cấu hình mạng như: 2D mesh, torus, cube, fat tree ra tín hiệu điều khiển tìm đường đi đến đầu ra. and butterfly, …Trong bài báo này, chúng tôi sử dụng cấu • Khối Switch: Chuyển tiếp dữ liệu đến đầu ra tương hình mạng 2D mesh như Hình 1 để thiết kế cho NoC của ứng theo tín hiệu điều khiển từ khối Flit decode. chúng tôi vì lý do cấu hình mạng 2D mesh có tính linh hoạt • Khối Virtual Channel: Đưa ra tín hiệu yêu cầu kênh cao và dễ dàng thực hiện với công nghệ bán dẫn hiện tại. truyền vật lý, lưu trữ flit tạm thời trong khi chờ được cấp Bộ định tuyến có 5 cổng là Đông (E), Tây (W), Nam (S), kênh vật lý. Bắc (N) được nối với các bộ định tuyến lân cận và cổng • Khối Abiter: Lựa chọn kênh ảo có yêu cầu truyền Nội bộ (L) được nối với NI dùng để kết nối giữa bộ định để cấp phát kênh vật lý truyền dữ liệu. tuyến với tài nguyên. Sơ đồ tổng quát của bộ định tuyến được thể hiện như Hình 2. N VC 0 N N Flit VC 1 FIFO Arbiter ack decode 4to1 VC 2 VC 3 S S Flit VC 0 FIFO decode VC 1 Arbiter S 4to1 VC 2 E VC 3 E Flit FIFO Switch decode VC 0 Arbiter 2to1 E VC 1 W VC 0 Arbiter W Flit W FIFO VC 1 2to1 decode VC 0 L L Flit VC 1 Arbiter L FIFO 4to1 decode VC 2 VC 3 Hình 2. Kiến trúc tổng quát của Router Hình 4. Kiến trúc tổng quát của Router
ISSN 1859-1531 - TẠP CHÍ KHOA HỌC VÀ CÔNG NGHỆ ĐẠI HỌC ĐÀ NẴNG, SỐ 11(84).2014, QUYỂN 2 21 2.2. Kiến trúc của bộ giao tiếp mạng dữ liệu cố định theo thiết kế. Phần thứ 2 là phần giao tiếp Bộ giao tiếp mạng là khối logic rất quan trọng trong cấu của NI với tài nguyên, tùy thuộc vào loại tài nguyên mà trúc của NoC làm nhiệm vụ kết nối tài nguyên vào mạng kích thước dữ liệu có thể thay đổi vì vậy có thể gọi phần tại các vị trí giao diện dữ liệu vào ra của bộ định tuyến [15]. này là phần phụ thuộc. Giao thức bắt tay được sử dụng cho Do sự khác biệt về kích thước dữ liệu, giao diện tín hiệu việc truyền gói tin giữa tài nguyên và bộ định tuyến. điều khiển của các tài nguyên với mạng. NI có thể thay đổi Sơ đồ kiến trúc tổng quát của bộ giao tiếp mạng được tùy theo tài nguyên được kết nối với mạng. Kiến trúc NI chúng tôi đề xuấtnhư hình 5, bao gồm các khối: FIFO A, có thể chia ra làm 2 phần như sau: Phần thứ nhất là phần FIFO B, InFSM, OutFSM, InstructionFIFO mỗi khối thực giao tiếp với bộ định tuyến được xem như phần không phụ hiện một chức năng riêng. Chức năng của mỗi khối sẽ được thuộc vì dữ liệu vào bộ định tuyến là các flit có kích thước được giải thích cụ thể dưới đây: NI ARCHITECTURE FFA_data FFA_data 32 bits 32 bits FIFO A FFA_write FFA_empty FFA_full FFA_full FFA_empty FFA_read releaseA_OutFSM releaseA_inFSM Core_Data releaseB_OutFSM releaseA_inFSM Router_Data 32 bits 6bits pkt_size data_router write_IF read_IF 34 bits Core_req InFSM Instructions OutFSM req_router 8bits 8bits core_req Instructions FIFO Instructions req_router ack_core router_ack IF_full IF_empty ack_core FFB_write FFB_empty FFB_full FFB_full FFB_empty FFB_read router_ack FIFO B FFB_data FFB_data 32 bits 32 bits FFA_data FFA_data 32 bits 32 bits FIFO A FFA_read FFA_empty FFA_full FFA_full FFA_empty FFA_write releaseA_InFSM releaseA_OutFSM Core_Data releaseB_InFSM releaseB_OutFSM A/B_select Router_Data Core_data router_data 32 bits read_IF write_IF 34 bits ack_core OutFSM Instructions InFSM ack_router core_ack 8bits 8bits Instructions FIFO Instructions ack_router req_core req_router req_core IF_empty IF_empty FFB_read FFB_empty FFB_full FFB_full FFB_empty FFB_write router_req FIFO B FFB_data FFB_data 32 bits 32 bits Hình 5. Kiến trúc tổng quát của bộ giao tiếp mạng
22 Nguyễn Văn Cường, Phạm Ngọc Nam, Trần Hoàng Vũ thông lượng chúng tôi tiến hành truyền nhiều gói tin gồm FIFO A và FIFO B là bộ đệm dữ liệu dạng FIFO được có 16 flits mỗi flit chứa 32 bits cho NI. Kết quả độ trễ và kết nối với đầu vào của NI từ phía bộ tài nguyên hoặc bộ thông lượng được chỉ ra cụ thể như Bảng2. định tuyến. Bộ đệm này có 8 ô nhớ dữ liệu và kích thước của mỗi ô nhớ là 32 bit, bằng với kích thước của một flit Bảng 1. Tài nguyên sử dụng của bộ giao tiếp mạng dữ liệu. Các FIFO này sẽ đảm nhận việc lưu trữ dữ liệu Tổng hợp tài nguyên sử dụng đến từ tài nguyên hoặc đến từ bộ định tuyến. Khi một trong hai FIFO được nạp đầy dữ liệu, bộ xử lý sẽ tự động đẩy dữ Loại logic Sử dụng Sẵn có Sử dụng (%) liệu tiếp theo sang FIFO còn lại, đồng thời việc đọc dữ liệu Slice Registers 316 54567 0.58 ra cũng thực hiện song song cùng quá trình này. Vị trí ghi Slice LUTs 623 27288 2.28 và đọc dữ liệu vào/ra trong các FIFO được thực hiện bởi IOBs 98 296 33.11 InFSM và OutFSM. Việc sử dụng hai khối FIFO như trên No. used as sẽ cho phép hoạt động đọc/ghi gói tin diễn ra cùng lúc. Do 112 6408 1.75 Mem đó, độ trễ của quá trình đọc/ghi dữ liệu tại bộ đệm được giảm xuống đến mức tối thiểu. Đây cũng chính là điểm mới Bảng 2. Trễ và thông lượng của bộ giao tiếp mạng của kiến trúc này so với các kiến trúc công bố trước đây. Hầu hết, các kiến trúc NI trước đây chỉ sử dụng duy nhất Thông lượng Trễ một bộ FIFO cho quá trình ghi đọc dữ liệu. Tên mô đun @100Mhz (Cycle) (Mbps) Khối InFSM và OutFSM xem như là các khối điều khiển trung tâm trong bộ giao tiếp mạng. Khối này tạo ra FIFO (C2R) 24 2100 các tín hiệu để điều khiển chính xác luồng gói tin từ bộ tài FIFO (R2C) 24 2100 nguyên đến bộ định tuyến hoặc các flit từ bộ định tuyến Core – Router 86 633 đến tài nguyên và đưa ra các tín hiệu điều khiển, chuyển Router – Core 86 595 flit hoặc gói tin vào FIFO A hoặc FIFO B đúng địa chỉ tùy theo trạng thái của FIFO A hoặc FIFO B. InFSM sau khi Nguồn tiêu thụ của NI cũng được chúng tôi chỉ ra tại nhận được flit mào đầu từ tài nguyên hoặc từ bộ định tuyến tần số clock 100Mhz bằng cách sử dụng công cụ Xpower sẽ đọc kích thước gói tin và quyết định chế độ ghi. Có 4 được tích hợp sẵn trong bộ ISE Design Suite 14.1, tại tần chế độ ghi: 01- chỉ ghi vào FIFO A; 10- chỉ ghi vào FIFO số này nguồn tiêu thụ của NI đã đề xuất là 53mW. B; 11- ghi vào FIFO A rồi ghi vào FIFO B; 00 - ghi vào Một số so sánh về các thông số trễ và thông lượng trong FIFO B rồi ghi vào FIFO A. Bốn chế độ ghi này cùng với nghiên cứu của chúng tôi với các nghiên cứu của các tác kích thước gói tin sẽ được đẩy vào InstructionFIFO để báo giả đã công bố trước đây được chỉ ra như Bảng 3. cho OutFSM thứ tự đọc của gói tin hiện tại. Sau khi thiết Bảng 3.So sánh về trễ và thông lượng lập các thông số InFSM điều khiển quá trình nhận dữ liệu bằng các tín hiệu bắt tay ack/req. Ngược với quá trình ghi Trễ Thông lượng Các nghiên cứu dữ liệu là quá trình đọc dữ liệu ra của OutFSM. Khối này (Chu kỳ) @100 Mhz (Mbps) có chức năng nhận lệnh từ InstructionFIFO rồi sau đó đẩy [7] - 320 dữ liệu ra ngoài. [16] 120 492 Khối Flitizer và De-Flitizer là hai khối ghép/tách thông Nghiên cứu chúng tôi 86 614 tin kiểu flit (flit type) cho gói tin đến từ tài nguyên hoặc flit đến từ bộ định tuyến. Khối Flitizer có nhiệm vụ ghép 2 bit 4. Kết luận kiểu flit vào dữ liệu đến từ bộ tài nguyên thành 34 bit để đưa đến bộ định tuyến. Ngược lại De-Flitizer thực hiện tách Trong bài báo này, chúng tôi trình bày một đề xuất mới 2 bit kiểu flit từ bộ định tuyến thành 32 bit để đưa đến bộ về kiến trúc của NI cho mạng trên chip. Kết quả mô phỏng tài nguyên. Khối Flitizer và De-Flitizer được tích hợp sẵn và tổng hợp cho thấy rằng tài nguyên sử dụng của NI là rất trong InFSM và OutFSM nó hoạt động đồng bộ theo xung bé, độ trễ khá nhỏ, thông lượng cao và tiêu thụ năng lượng đồng hồ và được điều khiển bởi InFSM và OutFSM. thấp. Điều này rất phù hợp để thực hiện một hệ thống mạng trên chip trên FPGA. Trong tương lai chúng tôi sẽ cải tiến 3. Kết quả thực nghiệm độ trễ của NI xuống đến mức tối thiểu và thực hiện cấu Trong mục này kết quả tổng hợp và mô phỏng sẽ được hình lại bộ giao tiếp này trên FPGA. trình bày. Ngoài ra chúng tôi cũng phân tích đánh giá các thông số như tài nguyên sử dụng, năng lượng tiêu thụ, tốc TÀI LIỆU THAM KHẢO độ, trễ và thông lượng của kiến trúc NI đã đề xuất. NI đã [1] M. Duranton et al., “The HiPEAC Vision,” HiPEAC Roadmap, được chúng tôi mô hình hóa bằng ngôn ngữ Verilog, tổng 2014. [Online]. hợp và mô phỏng bằng ISE Design Suite 14.1 và đã được [2] Available: www.hipeac.net/system/files/hipeacvision.pdf. thực hiện trên Xilinx Spatan-6 board. Kết quả tổng hợp [3] J. L. Hennessy and D. A. Patterson, Computer Architecture: A được chỉ ra ở Bảng 1. Nhìn vào Bảng 1 chúng ta có thể thấy Quantitative Approach, 4th Edition, 4th ed. Morgan Kaufmann, rằng tài nguyên sử dụng của NI là rất nhỏ so với tài nguyên 2006. hiện có của FPGA. [4] J. Liang, S. Swaminathan, and R. Tessier, aSOC: A scalable, single chip communications architecture,in Proc. PACT, 2000. Cũng từ kết quả tổng hợp cho thấy tần số hoạt động tối [5] L. Benini and G. De Micheli,Network on Chips: A New SoC đa của NI có thể lên đến 298Mhz. Để đánh giá độ trễ và Paradigm,IEEE Computer, Jan.2002, Pages: 70-78.
ISSN 1859-1531 - TẠP CHÍ KHOA HỌC VÀ CÔNG NGHỆ ĐẠI HỌC ĐÀ NẴNG, SỐ 11(84).2014, QUYỂN 2 23 [6] S. Kumar, ANetwork on Chip Architecture and Design [12] B. Attia, W. Chouchene, A. Zitouni, and R. Tourki, “Network Methodology, Proc. Of IEEE Annual Symposium on VLSI, 2002, interface Sharing for SoCs based NoC”, in International Conference Pittsburgh, USA, Pages: 117-124. on Communications, Computing and Control Applications, 2011, [7] Axel Jantsch, Hannu Tenhunen (2004), Networks on Chip, Kluwer pp. 1-6. Academic Publishers, U.S. [13] A. Ferrante, S. Medardoni, and D. Bertozzi, "Network Interface [8] Holsmark R., Johansson A. and Kumar S., “On Connecting Cores to Sharing Techniques for Area Optimized NoC Architectures", in Packet Switched On-Chip Networks: A Case Study with Microblaze DSD, 2008, pp. 10-17. Processor Cores”, in IEEE Workshop on Design and Diagnostics of [14] K.Swaminathan, Lakshminarayanan G and Ko Seok-Bum, “High Electronic Circuits and Systems, April 18-21, 2004, Slovakia. Speed Generic Network Interface for Network on Chip using Ping [9] M. T. Rose. The Open Book: A Practical Perspective on OSI, Pong Buffers,” in International Symposium on Electronic System Prentice Hall, 1990. Design, pp. 72-76, 2012 [10] A. Radulescu, J. Dielissen, K. Goossens, E. Rijpkema, and P. [15] M. Daneshtalab et al.,"Memory-Efficient On-Chip Network With Wielage, An efficient on-chip network interface offering guaranteed Adaptive Interfaces,” Computer-Aided Design of Integrated Circuits and services, shared-memory abstraction, and flexible network Systems, IEEE Transactions on, vol.31, no.1, pp.146-159, Jan. 2012. configuration,in Proceedings of the 2004 Design, Automation and [16] K. Mori et al., “Advanced Design Issue for OASIS Network-on- Test in Europe Conference (DATE’04). IEEE, 2004 Chip Architecture,” International Conference on Broadband, [11] W. Chouchene, B. Attia, A. Zitouni, N. Abid, and R. Tourki, R., “A Wireless Computing, Communication and Applications, 2010. Low Power Network Interface For Network on Chip”, in IEEE 8th [17] W. Jian and Y. Zhijia, “Design of network adapter compatible OCP International Multi-Conference on Systems, Signals & Devices, for high-throughput NOC,” vol. 314, pp. 1341–1346, 2013. 2011, pp. 37-42. (BBT nhận bài: 26/04/2014, phản biện xong: 02/06/2014)