zunia.vn

Tuyển sinh 2024 dành cho Gen-Z

zunia.vn

» Luận Văn - Báo Cáo

» Điện-Điện tử-Viễn thông

Đề tài: " Thiết Kế Hệ Thống Hẹn Giờ Cho Thiết Bị Điện "

Chia sẻ: Nguyễn Thị Ngọc Huỳnh | Ngày: | Loại File: PDF | Số trang:49

Báo xấu

481
lượt xem 107
download

Download Vui lòng tải xuống để xem tài liệu đầy đủ

Cơ sở lý thuyết đề tài 1- 1. 1- 2. 1- 3. 1- 4. 1- 5. 1- 6. 1- 7. Tổng quan về mạch số Các hàm logic cơ bản Mạch điện cổng TTL Mạch logic tổ hợp Mạch dãy Bộ đếm Bộ tạo xung clock IC NE555 Phần 2:Quá trình thiết kế và nguyên lý hoạt động 2- 1. 2- 2. 2- 3. 2- 4. 2- 5 Tổng quan đề tài Chức năng của hệ thống hẹn giờ cho thiết bị điện Sơ đồ khối của hệ thống hẹn giờ cho thiết bị điện Thiết kế chi tiết từng...

Chủ đề:

Bình luận(0) Đăng nhập để gửi bình luận!

Lưu

Nội dung Text: Đề tài: " Thiết Kế Hệ Thống Hẹn Giờ Cho Thiết Bị Điện "

Giáo trình PHP căn bản
Đồ án mạch logic GVHD:Nguyễn Thị Minh MỤC LỤC Trang Lời nói đầu 02 Phần 1: Cơ sở lý thuyết đề tài 03 Tổng quan về mạch số 1- 1. 03 Các hàm logic c ơ bản 1- 2. 04 Mạch điện cổng TTL 1- 3. 07 Mạch logic tổ hợp 1- 4. 12 Mạch dãy 1- 5. 23 Bộ đếm 1- 6. 28 Bộ tạo xung clock IC NE555 1- 7. 38 Phần 2:Quá trình thiết kế và nguyên lý hoạt động 41 Tổng quan đề tài 2- 1. 41 Chức năng của hệ thống hẹn giờ cho thiết bị điện 2- 2. 42 Sơ đồ khối của hệ thống hẹn giờ cho thiết bị điện 2- 3. 42 Thiết kế chi tiết từng khối 2- 4. 43 Sơ đồ nguyên lý hệ thống hẹn giờ cho thiết bị điện 2- 5 48 Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 1
Đồ án mạch logic GVHD:Nguyễn Thị Minh LỜI NÓI ĐẦU rong những năm gần đây công nghệ vi điện tử phát triển rất T mạnh mẽ. Sự ra đời của các vi mạch cỡ lớn, cực lớn với giá thành giảm nhanh, khả năng lập trình ngày càng cao đã mang lại những thay đổi sâu sắc trong ngành kỹ thuật điện tử. Mạch số, ở những mức độ khác nhau đã và đang thâm nhập v ào tất cả các thiết bị điện tử thông dụng v à chuyên dụng. Vì vậy môn học: “Kỹ thuật số và mạch lôgic” sẽ giúp các sinh viên ngành điện tử tìm hiểu sâu sắc về điện tử số, nắm được những vấn đề cốt lõi, tăng cường năng lực giải quyết các v ấn đề kỹ thuật trong thực tế. Sau khi đã được học môn: “Kỹ thuật số v à mạch lôgic” v à được sự hướng dẫn của cô giáo Nguyễn Thị Minh em đã chọn đề tài: “Thiết kế hệ thống hẹn giờ cho thiết bị điện” làm đồ án môn học này. Với mục đích là v ận dụng được những kiến thức điện tử số đã được học vào thiết kế những bài toán ứng dụng thực tế. Trong quá trình thực hiện đồ án không tránh khỏi những sai sót, em rất mong nhận được sự góp ý chỉ bảo thêm của thầy cô v à bạn bè để có thể hoàn thiện hơn cho đề tài. Em xin chân thành cảm ơn cô giáo Nguyễn Thị Minh đã chỉ bảo tận tình trong quá trình th ực hiện đề tài này, cảm ơn tất cả mọi ý kiến đóng góp của thầy cô v à bạn bè. Sinh viên thực hiện ! Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 2
Đồ án mạch logic GVHD:Nguyễn Thị Minh ĐỒ ÁN THIẾT KẾ MẠCH LOGIC Đề tài: “Thiết kế hệ thống hẹn giờ cho thiết bị điện” Giáo viên hướng dẫn: Nguyễn Thị Minh Sinh viên thực hiện: Nguyễn Đình Tuấn Lớp: 46K-ĐTVT, Khoa Công Nghệ PH ẦN 1: CƠ SỞ LÝ THUYẾT ĐỀ TÀI 1- 1. Tổng quan về mạch số Các mạch xử lý tín hiệu chỉ ở mức cao và thấp gọi là m ạch số. Căn cứ vào đặc điểm và chức năng logic, chúng ta phân loại mạch số thành hai loại chính: mạch tổ hợp và mạch dãy. 1- 1.1. Mạch tổ hợp Là m ạch m à tín hiệu ra chỉ phụ thuộc vào tín hiệu v ào. Phương trình tín hiệu ra của mạch: Yj = fj( X1, X2, … Xn ); j = 1÷ m Trong m ạch có n đầu vào, m đầu ra. Các Xi (i = 1÷n ) là các tín hiệu vào, các tín hiệu Yj (j = 1÷ m) là tín hiệu ra. X = { X1, X2, ..., Xn } : Tập các tín hiệu vào. Y = { Y1, Y2, ..., Ym } : Tập hợp các tín hiệu ra. Lúc đó mô hình toán học hình 1.1,a được mô tả một cách tổng quát như hình 1.1,b. X1 Y1 X2 Y2 Mạch X Y Mạch X3 tổ Y3 tổ hợp . . hợp . . . . Xn Ym 1.1,a 1.1,b Hình 1.1: Mô hình toán học của mạch tổ hợp. 1- 1.2. Mạch dãy Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 3
Đồ án mạch logic GVHD:Nguyễn Thị Minh Là mạch có tín hiệu ra phụ thuộc không những vào tín hiệu vào mà còn phụ thuộc trạng thái trong của mạch, nghĩa là m ạch có lưu trữ, nhớ các trạng thái. Trong mạch dãy trạng thái đầu ra ổn định ở thời điểm xét bất kỳ không chỉ phụ thuộc vào trạng thái đầu vào thời điểm đó m à còn phụ thuộc cả v ào trạng thái bản thân mạch điện ở thời điểm trước (trạng thái trong).Cấu trúc mạch như hình 1.2 X1 Z1 X2 Z2 ----- ----- Mạch tổ hợp Xi Zi Y1 W1 WK YL Mạch nhớ Hình 1.2: Sơ đồ khối mạch dãy. Xét hình 1.2, X(x1, x2, ..., xi) là tín hiệu đầu và ở thời điểm xét tn, Z(z1, z2, ..., zj) là tín hiệu đầu ra ở tn, W (w1, w2, ..., wk) là tín hiệu đầu vào mạch nhớ ở tn (tức là tín hiệu kích đồng bộ của FF), Y(y1, y2, ..., yL) là tín hiệu ra mạch nhớ ở tn (tức là trạng thái hiện tại của FF). 1- 2. Các hàm logic cơ bản 1- 2.1. Hàm AND a. Ký hiệu: Ký hiệu của cổng AND như hình 1.3 H ình 1.3: Ký hiệu cổng AND. b. Bảng chân lí: Ta có bảng chân lí của hàm AND như sau (bảng 1.1): A B Z 0 0 0 0 1 0 1 0 0 1 1 1 Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 4
Đồ án mạch logic GVHD:Nguyễn Thị Minh Bảng 1.1: Bảng chân lí hàm AND c. Phương trình đầu ra: Từ bảng chân lí ta có phương trình tổng quát đầu ra của hàm AND như sau: f (x1,x2, ..., xn) = x1.x2...xn ; n = 1, 2, 3, ... Trong đó: f là đầu ra, xi là các đầu vào. Hàm AND là hàm có 1 hoặc nhiều đầu vào và có một đầu ra duy nhất. 1- 2.2. Hàm OR a. Ký hiệu: Ký hiệu của cổng OR như hình 1.4 H ình 1.4: Ký hiệu cổng OR . b. Bảng chân lí: Ta có bảng chân lí của hàm AND như sau (bảng 1.2): A B Z 0 0 0 0 1 1 1 0 1 1 1 1 Bảng 1.2: Bảng chân lí hàm OR . c. Phương trình đầu ra: Từ bảng chân lí ta có phương trình tổng quát đầu ra của hàm OR như sau: f (x1, x2, ..., xn) = x1 + x2 + ... + xn ; n = 1 , 2, 3, ... Trong đó: f là đầu ra, xi là các đầu vào. Hàm OR là hàm có 1 hoặc nhiều đầu v ào và có một đầu ra duy nhất. 1- 2.3. Hàm NOT a. Ký hiệu: Ký hiệu của cổng NOT như hình 1.5 H ình 1.5: Ký hiệu cổng N OT. Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 5
Đồ án mạch logic GVHD:Nguyễn Thị Minh b. Bảng chân lí: Ta có bảng chân lí của hàm NOT như sau (bảng 1.3): A Z 0 1 1 0 Bảng 1.3: Bảng chân lí hàm NOT c. Phương trình đầu ra: Từ bảng chân lí ta có phương trình tổng quát đầu ra của hàm NOT như sau: f (x) = x Trong đó: f là đầu ra, x đầu vào. Hàm N OT là hàm có đầu vào và đầu ra duy nhất. 1- 2.4. Hàm NOR a. Ký hiệu: Ký hiệu của cổng NOR như hình 1.6. Hình 1.6: Ký hiệu cổng N OR. b. Bảng chân lí: Ta có bảng chân lí của hàm NOR như sau (bảng 1.4): A B Z 1 1 0 0 1 0 1 0 0 0 0 1 Bảng 1.4: Bảng chân lí hàm NOR c. Phương trình đầu ra: Từ bảng chân lí ta có phương trình tổng quát đầu ra của hàm N OR như sau: f (x1, x2, ..., xn) = x1 + x2 + ... + xn ; v ới n = 1, 2, 3, ... Trong đó: f là đầu ra. xi là các đầu vào. Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 6
Đồ án mạch logic GVHD:Nguyễn Thị Minh Hàm NOR là hàm một hoặc nhiều đầu vào và có một đầu ra duy nhất. 1- 2.5. Hàm NAND a. Ký hiệu: Ký hiệu của cổng NAND như hình 1.7. Hình 1.7: Ký hiệu cổng N AND. b. Bảng chân lí: Ta có bảng chân lí của hàm NAND như sau (bảng 1.5): A B Z 1 1 0 0 1 1 1 0 1 0 0 1 Bảng 1.5: Bảng chân lí hàm NAND c. Phương trình đầu ra: Từ bảng chân lí ta có phương trình tổng quát đầu ra của hàm NAND như sau: f (x1, x2, ..., xn) = x1.x2 ... xn ; v ới n = 1, 2, 3, ... Trong đó: f là đầu ra, xi là các đầu vào. Hàm N AND là hàm một hoặc nhiều đầu vào và có một đầu ra duy nhất. 1- 3. Mạch điện cổng TTL (TRANSISTOR – TRANSISTOR - LOGIC) 1- 3.1. IC 74LS04: Mạch đảo a. Sơ đồ chân: Sơ đồ chân của 74LS04 như hình 1.8. Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 7
Đồ án mạch logic GVHD:Nguyễn Thị Minh H ình 1.8: Sơ đồ chân IC 74LS04 b. Cấu tạo: IC 74LS04 gồm 6 cổng NOT tích hợp trên một đế bán dẫn. Đầu vào của c ổng NOT tại các chân: 1, 3, 5, 9, 11, 13, đầu ra tại c ác chân: 2, 4, 6, 8, 10, 12, c hân 8 nối nguồn +5V, chân 7 nối đất. c. Nguyên tắc hoạt động: 74LS04 ho ạt động như cổng NOT các lối ra Y là phủ định của lối vào A: Yi = A i, i = 1, 2, …, 6. 1- 3.2. IC 74LS08: Mạch và a. Sơ đồ chân: Sơ đồ chân của 74LS08 như hình 1.9. H ình 1.9: Sơ đồ chân IC 74LS08 b. Cấu tạo: IC 74LS08 gồm 4 cổng AND 2 đầu v ào tích hợp trên một đế bán dẫn. Đầu vào của cổng N OT tại các chân: 1 - 2, 4 - 5, 9 - 10, 12 - 13, đầu ra tại các chân: 3, 6, 8 , 11, chân 8 nối nguồn +5V, chân 7 nối đất. c. Nguyên tắc hoạt động: Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 8
Đồ án mạch logic GVHD:Nguyễn Thị Minh 74LS08 hoạt động như c ổng AND các lối ra Y là tích của 2 lối vào A v à B: Yi = Ai.B i, i = 1, 2, …, 4. 1- 3.3. IC 74LS32: Mạch hoặc a. Sơ đồ chân: Sơ đồ chân của 74LS32 như hình 1.10. H ình 1.10: Sơ đồ chân IC 74LS32 b. Cấu tạo: IC 74LS32 gồm 4 cổng OR 2 đầu vào tích hợp trên một đế bán dẫn. Đầu v ào của cổng OR tại c ác chân: 1 - 2, 4 - 5, 9 - 10, 12 – 13, đầu ra tại các chân: 3, 6, 8, 11, chân 8 nối nguồn +5V, chân 7 nối đất. c. Nguyên tắc hoạt động: 74LS32 hoạt động như cổng OR các lối ra Y là tổng c ủa 2 lối v ào A và B: Yi = A i + Bi, i = 1, 2, …, 4. 1- 3.4. IC 74LS02: Mạch hoặc phủ định a. Sơ đồ chân: Sơ đồ chân của 74LS02 như hình 1.11. H ình 1.11: Sơ đồ chân IC 74LS02 b. Cấu tạo: Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 9
Đồ án mạch logic GVHD:Nguyễn Thị Minh IC 74LS02 gồm 4 c ổng NOR 2 đầu vào tích hợp trên một đế bán dẫn. Đầu vào của cổng NOR tại các chân: 2 - 3, 5 - 6, 8 - 9, 11 – 12, đầu ra tại các chân: 1, 4, 10, 13, chân 8 nối nguồn +5V, chân 7 nối đất. c. Nguyên tắc hoạt động: 74LS02 hoạt động như cổng NOR c ác lối ra Y là phủ định của tổng 2 lối v ào A và B: Yi = Ai + B i, i = 1, 2, …, 4. 1- 3.5. IC 74HC4075: Mạch hoặc a. Sơ đồ chân: Sơ đồ chân của 74HC4075 như hình 1.12. Hình 1.1 2: Sơ đồ chân IC 74HC4075 b. Cấu tạo: IC 74HC4075 gồm 3 cổng OR 3 đầu vào tích hợp trên một đế bán dẫn. Đầu v ào của cổng OR tại c ác chân: 3 - 4 - 5, 1 - 2 - 8, 11 – 12 - 13, đầu ra tại các chân: 6, 9, 10, chân 8 nối nguồn +5V, chân 7 nối đất. c. Nguyên tắc hoạt động: 74HC4075 hoạt động như cổng OR các lối ra Y là tổng của 3 lối vào A , B và C: Yi = Ai + B i + Ci, i = 1, 2, 3. 1- 3.6. IC 74HC4002: Mạch hoặc phủ định a. Sơ đồ chân: Sơ đồ chân của 74HC4002 như hình 1.13. Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 10
Đồ án mạch logic GVHD:Nguyễn Thị Minh Hình 1.13: Sơ đồ chân IC 74HC4002 b. Cấu tạo: IC 74HC4002 gồm 2 cổng NOR 4 đầu vào tích hợp trên một đế bán dẫn. Đầu vào của cổng N OR tại các chân: 2 - 3 - 4 - 5, 9 - 10 - 11, - 12, đầu ra tại các chân: 1,13, chân 8 nối nguồn +5V, chân 7 nối đất, chân 6 v à 8 không nối v ới bên trong. c. Nguyên tắc hoạt động: 74HC4002 hoạt động như cổng NOR c ác lối ra Y là phủ định của tổng 4 lối v ào A , B, C và D : Yi = A i + Bi + Ci+ Di, i = 1, 2. 1- 3.7. IC 74LS11: Mạch và a. Sơ đồ chân: Sơ đồ chân của 74LS11 như hình 1.14. H ình 1.14: Sơ đồ chân IC 74LS11 b. Cấu tạo: IC 74LS11 gồm 3 cổng AND 3 đầu v ào tích hợp trên một đế bán dẫn. Đầu vào của cổng AND tại các châ n: 1 - 2 - 13, 3 - 4 - 5, 9 - 10 - 11, đầu ra tại các chân: 12,6, 8. Chân 8 nối nguồn +5V, chân 7 nối đất. c. Nguyên tắc hoạt động: Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 11
Đồ án mạch logic GVHD:Nguyễn Thị Minh 74LS11 hoạt động như cổng AND các lối ra Y là tích 3 lối vào A, B, C: Yi = Ai.Bi.C i, i = 1, 2, 3. 1- 3.8. IC 74HC4072: Mạch hoặc a. Sơ đồ chân: Sơ đồ chân của 74HC4072 như hình 1.15. Hình 1.15: Sơ đồ chân IC 74HC4072 b. Cấu tạo: IC 74HC4072 gồm 2 cổng OR 4 đầu vào tích hợp trên một đế bán dẫn. Đầu vào c ủa cổng OR tại c ác chân: 1 - 2 - 3 - 4 - 5 , 9 - 10 - 11 - 12, đầu ra tại các chân: 1 ,13. Chân 8 nối nguồn +5V, chân 7 nối đất, chân 8 v à chân 6 không nối v ới bên trong. c. Nguyên tắc hoạt động: 74HC4072 hoạt động như cổng OR các lối ra Y là tổng 4 lối v ào A, B, C, D: Yi = Ai + B i + C i + D i, i = 1, 2. 1- 4. Mạch logic tổ hợp 1- 4.1. Giải mã BCD sang LED 7 đoạn a. Cấu trúc và phân loại LED 7 đoạn: - LED 7 đoạn được cấu tạo bởi 7 đoạn LED có chung anode (AC) hay cathode (KC). Được sắp xếp thành hình s ố 8 vuông như hình 1.16,a: Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 12
Đồ án mạch logic GVHD:Nguyễn Thị Minh 1.16,b 1.16,a 1.16,c Hình 1.16: c ấu tạo và chân ra của 1 LED 7 đoạn - N goài ra còn có một LED còn được đặt làm dấu phẩy thập phân cho số hiển thị, nó được điều khiển riêng biệt k hông qua mạch giải mã. Các chân ra c ủa LED được sắp xếp thành hai hàng c hân ở giữa m ỗi hàng chân là A chung hay K chung, xem hình 1.16,b và 1.16,c. H ình 1.17: LED 7 đoạn loại anode chung và cathode chung c ùng với mạch giải m ã. - Đ ể hiển thị 1 số nào đó thì các đèn LED tương ứng phải sang lên, do đó, các thanh LED đều phải được phân cực bởi các điện trở khoảng 180Ω đến 390Ω với nguồn cấp chuẩn thường là 5V. IC giải m ã BCD sang LED 7 đoạn sẽ có nhiệm vụ nối các chân a, b,…, g của LED xuống mass hay lên nguồn (tuỳ A chung hay K chung), xem hình 1.17. - Điều khiển hiển thị LED 7 đoạn: + Đối v ới LED 7 đoạn anode chung để điều khiển 1 thanh nào đó sáng thì: phải cấp nguồn +5V (m ức 1) ở Vcc, lối ra tương ứng của bộ giải m ã BCD phải ở m ức thấp: Tín hiệu điều khiển Hiển thị Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 13
Đồ án mạch logic GVHD:Nguyễn Thị Minh a b c d e f g 0 0 0 0 0 0 1 0 1 0 0 1 1 1 1 1 0 0 1 0 0 1 0 2 0 0 0 0 1 1 0 3 1 0 0 1 1 0 0 4 0 1 0 0 1 0 0 5 1 1 0 0 0 0 1 6 0 0 0 1 1 1 1 7 0 0 0 0 0 0 0 8 0 0 0 1 1 0 0 9 Bảng 1.6: Bảng trạng thái của LED 7 đoạn anode chung. + Đối v ới LED 7 đoạn kathode chung để điều k hiển 1 thanh nào đó sáng thì: phải nối m ass (m ức 0), ở cathode chung và cấp nguồn +5V (m ức 1) ở lối ra tương ứng của bộ giải mã BCD: Tín hiệu điều khiển Hiển thị abcdefg 1111110 0 0110000 1 1101101 2 1111001 3 0110011 4 1011011 5 0011110 6 1110000 7 1111111 8 1110011 9 Bảng 1.7: Bảng trạng thái của LED 7 đoạn kathode chung. b. Thiết kế bộ giải m ã BCD8421 sang LED 7 đoạn: - Phân tích yêu cầu: Xem sơ đồ khối hình 1.18. a D b Bộ giải m ã BCD c Đầu Đầu C sang LED 7 đoạn d v ào ra B e f A g Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 14
Đồ án mạch logic GVHD:Nguyễn Thị Minh Hình 1.18: Bộ giải mã BCD 8421 sang LED 7 đoạn. Các đầu vào D, C, B, A là mã BCD8421 trong đó 6 trạng thái 1010 ÷ 1111 không được sử dụng, đánh dấu chéo để xử lí tối thiểu hoá. Tín hiệu đầu ra a, b, …, g là để kích sáng LED tương ứng của LED 7 đoạn. Ở đây ta thiết kế tín hiệu đầu ra của bộ giải mã ở m ức tích cực thấp. - Kê bảng chân lí: Số được D C B A A b c d e f g hiển thị L L L L L L L L L L H 0 L L L H H L L H H H H 1 L L H L L L H L L H L 2 L L H H L L L L H H L 3 L H L L H L L H H L L 4 L H L H L H L L H L L 5 L H H L L H L L L L L 6 L H H H L L L H H H H 7 H L L L L L L L L L L 8 H L L H L L L L H L L 9 Bảng 1.8: Bảng chức năng của bộ giải mã BCD8421 D C B A a b c d e f g 0 0 0 0 0 0 0 0 0 0 1 0 0 0 1 1 0 0 1 1 1 1 0 0 1 0 0 0 1 0 0 1 0 0 0 1 1 0 0 0 0 1 1 0 0 1 0 0 1 0 0 1 1 0 0 0 1 0 1 0 1 0 0 1 0 0 Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 15
Đồ án mạch logic GVHD:Nguyễn Thị Minh 0 1 1 0 0 1 0 0 0 0 0 0 1 1 1 0 0 0 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 1 0 0 Bảng 1.9: Bảng chân lí c ủa bộ giải m ã BCD8421 Bảng chức năng 1.8 được liệt kê từ kết quả phân tích yêu cầu thiết kế. Các từ m ã đầu vào của mã BCD8421 quyết định số được hiển thị. Nhưng do đầu ra của bộ giải m ã ở m ức thấp đèn LED mới sáng nên ta xác định sao cho: Mức thấp L: LED sáng; Mức cao H: LED tắt; Các LED sáng hình thành số được hiển thị. Bảng 1.9 là bảng c hân lí tương ứng từ bảng 1.8 - Tối thiểu hoá: Dùng phương pháp hình vẽ. Chúng ta chọn dùng c ổng NOR AND trong sơ đồ. Do đó , đầu tiên ta tối thiểu hoá hàm đảo bằng dạng OR AND đối v ới giá trị 0 của hàm đầu ra, sau đó lấy đảo thì được dạng NOR AND đối v ới các giá trị 1 của một hàm đầu ra. Bảng Karnaugh của các hàm ra như sau: Bảng 1.10. Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 16
Đồ án mạch logic GVHD:Nguyễn Thị Minh Bảng 1.10: Bảng Karnaugh của các đầu ra bộ giải m ã BCD8421 Tối thiểu hoá bảng Karnaugh ta có các hàm ra như sau: a = D + B + CA + CA (dạng ORAND) Lấy đảo: a = D + B + CA + CA (dạng NORAND) b = C + BA + BA , b = C + BA + BA c = C + B + A, c = C + B + A d = D + C B + BA + CA + CBA, d = D + C B + BA + CA + CBA e = CA + BA, e = CA + BA f = D + C B + CA + BA, f = D + CB + CA + BA g = D + C B + CB + BA, g = D + CB + CB + BA - Sơ đồ logic: (hình 1.19). Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 17
Đồ án mạch logic GVHD:Nguyễn Thị Minh H ình 1.19: bộ giải mã BCD8421 sang LED 7 đoạn: 1- 4.2. Thiết kế bộ dồn kênh MUX: 21: a. Phân tích yêu cầu: Sơ đồ khối: (hình 1.22) G D0 MUX: Y 2 1 D1 A H ình 1.20: Sơ đồ khối c ủa MUX: 21 MUX: 21: có 2 đầu vào dữ liệu D0 và D1 , 1 đầu v ào điều khiển A, Y là đầu ra, G là đầu vào c họn chip (Cho phép bộ dồn kênh làm v iệc). Tuỳ thuộc vào tín hiệu điều khiển tín hiệu đầu ra sẽ được nối v ới m ột trong hai lối vào. b. Kê bảng chân lí: Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 18

CÓ THỂ BẠN MUỐN DOWNLOAD

LV.26: Bộ 320 Luận Văn Thạc Sĩ Y Học

320 tài liệu

1253 lượt tải

THÔNG TIN

TRỢ GIÚP

HỖ TRỢ KHÁCH HÀNG

Theo dõi chúng tôi

Chịu trách nhiệm nội dung:

Nguyễn Công Hà - Giám đốc Công ty TNHH TÀI LIỆU TRỰC TUYẾN VI NA

LIÊN HỆ

Địa chỉ: P402, 54A Nơ Trang Long, Phường 14, Q.Bình Thạnh, TP.HCM

Hotline: 093 303 0098

Email: support@tailieu.vn

Giấy phép Mạng Xã Hội số: 670/GP-BTTTT cấp ngày 30/11/2015 Copyright © 2022-2032 TaiLieu.VN. All rights reserved.