intTypePromotion=1
zunia.vn Tuyển sinh 2024 dành cho Gen-Z zunia.vn zunia.vn
ADSENSE
 » 
 » 

Phương pháp mô hình hóa điện trở dây trong mảng vi điện trở nhớ ứng dụng trong mạng nơ ron nhân tạo

Chia sẻ: ViDili2711 ViDili2711 | Ngày: | Loại File: PDF | Số trang:6

Thêm vào BST
Báo xấu
34
lượt xem 1
download
 
  Download Vui lòng tải xuống để xem tài liệu đầy đủ

Trong bài viết này, tác giả đề xuất phương pháp mô hình hóa điện trở dây sử dụng điện trở tương đương. Điện trở tương đương được xác định bằng cách sử dụng phương pháp xếp chồng khi phân tích mạch. Phương pháp đề xuất cho sai lệch chỉ 1.7% khi điện trở dây thay đổi từ 0.5 đến 2.5 Ω so với phương pháp thông thường.

Chủ đề:

Bình luận(0) Đăng nhập để gửi bình luận!

Lưu

Nội dung Text: Phương pháp mô hình hóa điện trở dây trong mảng vi điện trở nhớ ứng dụng trong mạng nơ ron nhân tạo

  1. Tạp Chí Khoa Học Giáo Dục Kỹ Thuật Số 58 (06/2020) 20 Trường Đại Học Sư Phạm Kỹ Thuật TP. Hồ Chí Minh PHƯƠNG PHÁP MÔ HÌNH HÓA ĐIỆN TRỞ DÂY TRONG MẢNG VI ĐIỆN TRỞ NHỚ ỨNG DỤNG TRONG MẠNG NƠ-RON NHÂN TẠO A MODELLING METHOD OF WIRE RESISTANCE IN MEMRISTOR CROSSBAR ARRAY FOR ARTIFICIAL NEURAL NETWORK Trương Ngọc Sơn Trường đại học Sư phạm Kỹ thuật TP.HCM, Việt Nam Ngày toà soạn nhận bài 4/3/2020, ngày phản biện đánh giá 19/3/2020, ngày chấp nhận đăng 30/3/2020. TÓM TẮT Mảng vi điện trở nhớ được ứng dụng nhiều để thực thi các mạng nơ-ron nhân tạo. Một trong các yếu tố ảnh hưởng đến hiệu năng của mảng vi điện trở nhớ là điện trở dây kim loại. Thông thường, điện trở dây kim loại được mô hình hóa bằng các điện trở có giá trị nhỏ nằm giữa các giao điểm. Phương pháp mô hình hóa này làm cho số lượng phần tử mạch tăng gấp 3 lần khi xét đến sự có mặt của các điện trở dây và gây khó khăn cho quá trình phân tích và mô phỏng mạch. Trong bài báo này, tác giả đề xuất phương pháp mô hình hóa điện trở dây sử dụng điện trở tương đương. Điện trở tương đương được xác định bằng cách sử dụng phương pháp xếp chồng khi phân tích mạch. Phương pháp đề xuất cho sai lệch chỉ 1.7% khi điện trở dây thay đổi từ 0.5 đến 2.5 Ω so với phương pháp thông thường. Số lượng phần tử mạch trong phương pháp đề xuất giảm đi 1/3 lần so với phương pháp thông thường, góp phần làm cho quá trình phân tích và mô phỏng mạch nhanh hơn. Cụ thể, sử dụng phương pháp mô hình hóa điện trở dây bằng điện trở tương đương chỉ mất 11.7 giây để phân tích mô phỏng mạch bằng phần mềm Candence Spectre, trong khi phương pháp thông thường mất 108.92 giây, khi sử dụng cùng phần mềm phân tích và mô phỏng mạch. Phương pháp được đề xuất cho phép mô phỏng các mảng vi điện trở nhớ kích thước lớn hơn mà phương pháp thông thường mất nhiều thời gian để phân tích và mô phỏng. Từ khóa: Vi điện trở nhớ; Mảng vi điện trở nhớ; Điện trở dây; Mạng nơ-ron. ABSTRACT Memristor crossbar arrays are potential for realizing artificial neural networks. It is due to the fact that memristor crossbars are low power consumption and small area occupation. However, the performance of crossbar array has limited by the wire resistance. The presence of wire resistance makes the crossbar circuit more complicated for analyzing because the number of circuit elements increases remarkably. In this work, we propose a method for modelling wire resistance in crossbar-based circuits. Wire resistance is modeled by using a proposed equivalent wire resistance which is obtained by analyzing the crossbar circuit using superposition method. To verify the accuracy of the proposed method, the crossbar circuit was tested for character recognition. The simulation result illustrated that the discrepancy of the output voltage between using the conventional simulation method and the proposed method is as low as 1.7% on average when wire resistance is varied from 0.5 to 2.5Ω. The advantage of the proposed method is the reduction of the simulation time. For the crossbar size of 64×26, the proposed method takes 11.7s for simulation whereas the conventional method takes 108.92s. Keywords: Memristor; Memristor crossbar array; Wire resistance; Neutral network. thông và điện tích bởi Giáo sư Leon Chua 1. GIỚI THIỆU năm 1971 [1]. Vi điện trở nhớ được xem như Memristor (Vi điện trở nhớ) được tìm ra phần tử thứ 4 bên cạnh 3 phần tử cơ bản cấu trên cơ sở lý thuyết về mối quan hệ giữa từ thành nên các mạch điện tử là điện trở, tụ
  2. Tạp Chí Khoa Học Giáo Dục Kỹ Thuật Số 58 (06/2020) Trường Đại Học Sư Phạm Kỹ Thuật TP. Hồ Chí Minh 21 điện và cuộn dây. Tuy nhiên, vi điện trở nhớ một mạng nơ-ron nhân tạo trong đó các trọng chỉ tồn tại trên lý thuyết vì chưa tìm ra hợp số có thể là âm hoặc dương [5]. Sau đó một chất nào phù hợp để chế tạo vi điện trở nhớ. nghiên cứu về thực thi mạng nơ-ron nhân tạo Năm 2008, phòng nghiên cứu HP đã chế tạo dựa trên kiến trúc được đề xuất đó cũng được và thử nghiệm được vi điện trở nhớ đầu tiên công bố [6]. Các mảng vi điện trở nhớ trở dựa trên hợp chất ô-xit titan (TiO2) [2]. Vi nên tiềm năng cho việc thực thi các mạng nơ- điện trở nhớ bao gồm 2 lớp màng mỏng được ron nhân tạo để thay thế cho công nghệ đặt giữa 2 đầu tiếp giáp kim loại như hình 1. CMOS trước đó. Tuy nhiên, tồn tại một số w=D vấn đề làm cho việc thực thi các mạng nơ- A V w ron nhân tạo dựa trên mảng vi điện trở nhớ bị RON hạn chế. Một trong các yếu tố đó là điện trở Doped Undoped dây dẫn tồn tại trong mảng vi điện trở nhớ ROFF D w
  3. Tạp Chí Khoa Học Giáo Dục Kỹ Thuật Số 58 (06/2020) 22 Trường Đại Học Sư Phạm Kỹ Thuật TP. Hồ Chí Minh Hình 2 mô tả một mảng vi điện trở nhớ Để tính giá trị điện áp ngõ ra khi có sự thực thi một mạng nơ-ron nhân tạo. Trong hiện diện của các điện trở dây, các cột được hình 1(a), các điện trở dây được bỏ qua. phân tích riêng biệt như hình 3. Điện áp ngõ Trong hình 1(b), các điện trở dây dẫn được ra mỗi cột có thể được phân tích bằng xem xét và được mô hình hóa bằng các điện phương pháp xếp chồng. Dòng điện i0 được trở có giá trị nhỏ. Việc sử dụng các phần tử tính bằng tổng các dòng điện từ i1 đến im như điện trở để mô hình hóa cho điện trở dây làm hình 3. Sử dụng phương pháp xếp chồng, cho số lượng phần tử mạch tăng lên gấp 3 dòng điện qua mỗi vi điện trở nhớ được tính lần. Kết quả là việc tính toán mạch trở nên trong khi giả định các ngõ vào cho các vi phức tạp và mô phỏng mạch mất nhiều thời điện trở khác bằng 0. Giả sử mảng vi điện trở gian. Để hỗ trợ mô hình hóa các điện trở dây, nhớ có kích thước là m hàng và n cột, ij,i là P. Y. Chen đã đề xuất công cụ NeuroSim, cho dòng điện chạy qua vi điện trở nhớ ở hàng phép mô phỏng các mảng vi điện trở nhớ với thứ j và cột thứ i. Điện trở tổng mà dòng điện sự có mặt của điện trở dây [13]. Tuy nhiên, ij,i chạy qua bao gồm i điện trở trên hàng và NeuroSim là một công cụ phần mềm được m-j+1 điện trở trên cột (như minh họa trong viết trên ngôn ngữ C và không sử dụng được hình 3). Như vậy điện trở tổng sẽ được tính trong các công cụ thiết kế và phân tích mạch. theo công thức 1. Trong nghiên cứu này, tác giả đề xuất M j ,i  M j ,i  ir  (m  j  1)r (1) phương pháp mô hình hóa điện trở dây sử dụng điện trở tương tương. Việc mô hình hóa Trong đó Mj,i là điện trở của vi điện trở điện trở dây bằng điện trở tương tương cho nhớ, m là số hàng, i là vị trí cột, j là vị trí phép các phân tích và mô phỏng mạch nhanh hàng, r là giá trị điện trở dây giữa 2 giao hơn do giảm số lượng phần tử trong mạch. điểm. Từ công thức trên cho thấy, giá trị điện Phương pháp mô hình hóa điện trở dây bằng trở tại vị trí Mj,i tăng một lượng bằng với điện trở tương đương được sử dụng trong quá điện trở dây tương đương. Như vậy, điện trở trình thiết kế, phân tích và mô phỏng các dây cho vi điện trở nhớ tại vị trí hàng j và cột mạng nơ-ron dùng vi điện trở nhớ. i có thể được tính xấp xỉ bằng công thức sau: 2. MÔ HÌNH HÓA ĐIỆN TRỞ DÂY R j ,i  ir  (m  j  1)r (2) TRONG MẢNG VI ĐIỆN TRỞ NHỚ Như vậy, thay vì dùng nhiều điện trở để Điện trở dây tồn tại trong mảng vi điện mô hình hóa cho điện trở dây dẫn trong mảng trở làm cho điện áp ngõ ra tăng lên do rơi áp vi điện trở nhớ, chúng ta có thể mô hình hóa trên các điện trở dây. Điều này đã được phân điện trở dây bằng một điện trở Rj,i nối tiếp tích, tính toán và kiểm chứng dựa trên mô với vi điện trở nhớ như hình 4. phỏng mạch bởi S. N. Truong [12]. ith column RF1 VIN,1 GF r r r VF M1,i RF2 RF2 RF2 RF2 i1 VIN,2 VIN,1 r M1,1 r r r RB M2,i R1,1 VIN,2 VIN,j r RB r r r Mj,i VIN,j Mj,i Rj,i Mj,i r RB ir+(m-j+1)r Rj,i VIN,m VIN,m r r r M m,i Mm,1 im RB r (a) io Gi R0 G1 R0 G2 R0 Gi R0 Gn R0 VO,i VO,1 VO,2 VO,i VO,n Hình 3. Phân tích mạch, tính dòng điện tổng Hình 4. Mô hình hóa điện trở dây bằng cho mỗi cột bằng phương pháp xếp chồng phương pháp điện trở tương đương
  4. Tạp Chí Khoa Học Giáo Dục Kỹ Thuật Số 58 (06/2020) Trường Đại Học Sư Phạm Kỹ Thuật TP. Hồ Chí Minh 23 Bằng cách sử dụng điện trở tương tương 64 điểm ảnh của mỗi ký tự. Mỗi nơ-ron được để mô hình hóa cho các điện trở dây, số huấn luyện tạo ra mức 1 cho 1 ký tự tương lượng phần tử mạch giảm đi đáng kể giúp ứng và tạo ra mức 0 cho các ký tự còn lại [5]. cho việc phân tích mạch đơn giản hơn và quá Chương trình huấn luyện được thực thi trên trình mô phỏng mạch nhanh hơn. phần mềm Matlab. Các giá trị trọng số được chuyển sang giá trị của vi điện trở nhớ sử 3. KẾT QUẢ MÔ PHỎNG VÀ THẢO dụng công thức 5. Các giá trị vi điện trở nhớ LUẬN sau đó được sử dụng để lập trình cho mảng vi Mảng vi điện trở nhớ thực thi mạng nơ- điện trở nhớ. Mảng vi điện trở nhớ được mô ron nhân tạo được thiết kế như hình 2(a) và phỏng bằng phần mềm mô phỏng mạch hình 4. Mỗi cột đóng vai trò một Percepton Cadence Spectre với công nghệ 130 nm của nơ-ron với các trọng số được quyết định bởi Samsung [14]. Vi điện trở nhớ được mô hình các giá trị của các vi điện trở nhớ tại các giao hóa sử dụng Verilog-A [15], [16]. Điện trở điểm. dây được có giá trị 2.5Ω [17], [18]. Trong hình 2(a), ngõ ra của cột thứ i có Để so sánh độ tin cậy của phương pháp thể được tính dựa vào các điện áp ngõ và và mô hình hóa được đề xuất, tác giả tiến hành 2 điện áp của cột tham chiếu VF. VF được tính thực nghiệm: Mô phỏng mảng vi điện trở dựa theo công thức tính điện áp ngõ ra cho nhớ với sự hiện diện của các điện trở dây như mạch khuếch đại đảo [5]. minh họa trong hình 2(b) và mô phỏng mảng m vi điện trở nhớ trong đó điện trở dây được R RF1 VF   VIN , j (3) mô hình hóa sử dụng điện trở tương đương j 1 B như minh họa trong hình 4. Điện áp các ngõ Áp dụng công thức cho mạch khuếch đại ra được đo khi đặt ký tự ‘A’ vào các ngõ vào. đảo tại cột thứ i ta có: 1.0 Conventional method, r = 0W m   R Proposed method, r = 0W   R0  g j ,k  VIN , j  0 VF  (4) Output voltage (V) VO,i 0.8 Conventional method, r = 2.5W  j 1 RF 2    Proposed method, r = 2.5W 0.6 Từ phương trình 3 và 4 ta thu được phương trình 5 [5]. 0.4 m 0.2 VO, i   j 1 w j ,iVIN , j 0.0 (5)  1   1 1  where w j ,i  R0   g j , i   R0     B R   R M  1 3 5 7 9 11 13 15 17 19 21 23 25  B j ,i  Column# Phương trình 5 cho thấy ngõ ra của mỗi cột là là tổng của các ngõ vào được nhân với Hình 5. Điện áp ngõ ra của 26 nơ-ron khi các trọng số tương ứng. Các trọng số được ngõ vào là ký tự ‘A’, điện trở dây được giả quyết định bởi giá trị vi điện trở nhớ và một định là 0Ω và 2.5Ω, sử dụng phương pháp điện trở tham chiếu. Dấu và độ lớn của các thông thường và phương pháp được đề xuất trọng số được quyết định bởi giá trị của các để mô hình hóa điện trở dây. vi điện trở nhớ tương ứng [5]. Hình 5 thể hiện kết quả mô tả sử dụng Mảng vi điện trở nhớ được huấn luyện phương pháp thông thường với điện trở dây để nhận dạng 26 ký tự như hình 2 và hình 4. được mô hình hóa bằng các điện trở giá trị Mỗi ký tự bao gồm 64 điểm ảnh có giá trị 0 nhỏ và phương pháp mô hình hóa điện trở hoặc 1 [5]. Mảng vi điện trở nhớ bao gồm 64 dây sử dụng điện trở tương đương. Trong hàng và 26 cột tương đương 26 Perceptron hình 5, ký tự ‘A’ được đặt vào các ngõ vào và nơ-ron [5]. Mỗi nơ-ron nhận 64 ngõ vào từ ta đo giá trị điện áp tại các cột. Cột thứ nhất
  5. Tạp Chí Khoa Học Giáo Dục Kỹ Thuật Số 58 (06/2020) 24 Trường Đại Học Sư Phạm Kỹ Thuật TP. Hồ Chí Minh tích cực khi ký tự ngõ vào là ‘A’ trong khi cho kết quả sau thời gian 108.92 giây trong các cột còn lại ở mức không tích cực (như khi sử dụng phương pháp mô hình hóa với minh họa bằng đường màu đỏ và màu đen điện trở tương đương cho kết quả chỉ sau thời trong hình 5) cho trường hợp điện trở dây là gian 11.7s. Việc tăng tốc độ phân tích và mô 0Ω. Khi điện trở dây được giả định là 2.5Ω, phỏng mạch là do giảm số lượng phần tử ngõ ra các cột có xu hướng tăng do điện áp trong mảng vi điện trở. Phương pháp mô rơi trên các điện trở dây làm cho ngõ vào bộ hình hóa đề xuất cho phép mô phỏng các khuếch đại đảo bị giảm. Điều này cũng đã mạch có kích thước lớn hơn trong khi được phân tích trong công bố trước đó [12]. phương pháp mô phỏng thông thường gặp Khi điện trở dây được bỏ qua (điện trở dây khó khăn khi mô phỏng các mảng vi điện trở có giá trị 0Ω) 2 phương pháp mô hình hóa có kích thước lớn vì số lượng lớn phần tử cho kết quả giống nhau và được minh họa trong mảng vi điện trở nhớ. bằng đường màu đỏ và màu đen trong hình 5. 4. KẾT LUẬN Khi điện trở dây có giá trị 2.5Ω, cả 2 phương pháp đều cho kết quả gần giống nhau với độ Điện trở dây kim loại là một trong các sai lệch giữa 2 phương pháp là 2%. Giá trị yếu tố làm giảm hiệu năng của mảng vi điện điện trở dây được thay đổi từ 0% đến 2.5Ω trở nhớ. Điện trở dây được mô hình hóa bằng để đo mức độ sai lệch giữa 2 phương pháp. các điện trở có giá trị nhỏ làm cho số lượng Sai lệch trung bình giữa 2 phương pháp khi phần tử mạch tăng đáng kể. Trong bài báo điện trở dây tăng từ 0.5Ω đến 2.5Ω là 1.7%. này tác giả đề xuất phương pháp mô hình hóa điện trở dây sử dụng điện trở tương đương. Bảng 1. So sánh thời gian phân tích và mô Sử dụng phương pháp mô hình hóa điện trở phỏng mạch giữa phương pháp mô hình hóa dây kim loại bằng các điện trở tương đương thông thường và phương pháp được đề xuất. cho phép giảm đi 1/3 số lượng phần tử trong Phương pháp Phương pháp mảng vi điện trở nhớ. Kết quả mô phỏng cho thông thường được đề xuất thấy, phương pháp mô hình hóa bằng điện trở Số lượng tương đương cho kết quả sai lệch chỉ 1.7% phần tử 4,992 3,328 khi giá trị điện trở dây thay đổi từ 0.5Ω đến mạch 2.5Ω. Sử dụng phương pháp đề xuất cho thời Thời gian gian phân tích và mô phỏng mạch nhanh hơn, 108.92s 11.7s chỉ 11.7 giây so với 108.92 giây khi sử dụng mô phỏng phương pháp thông thường. Phương pháp đề Sử dụng phương pháp mô hình hóa dùng xuất cho phép phân tích và mô phỏng các điện trở tương đương nhằm làm giảm số mạch có kích thước lớn hơn mà phương pháp lượng phần tử trong mảng, giúp cho quá trình thông thường mất khá nhiều thời gian để phân tích và mô phỏng mạch được thực thi thực hiện. dễ hơn và nhanh hơn. Bảng 1 so sánh số LỜI CẢM ƠN phần tử trong mạch khi sử dụng 2 phương pháp và thời gian mô phỏng khi sử dụng 2 Kết quả nghiên cứu được hỗ trợ từ Đề tài phương pháp mô hình hóa. Phân tích và mô Nghiên cứu Khoa học Cấp trường Trọng phỏng mạch sử dụng phần mềm Candence điểm, mã số T2019-59TĐ. với phương pháp mô hình hóa thông thường TÀI LIỆU THAM KHẢO [1] L. O. Chua, “Memristor – the missing circuit element”, IEEE Trans. Circuit Theory, vol. CT-18, no. 5, pp. 507-519, Sep. 1971. [2] D. B. Strukov, G. S. Sinder, D. R. Stewart, and R. S. Williams, “The missing memristor found,” Nature, vol. 453, pp. 80-83, May 2008.
  6. Tạp Chí Khoa Học Giáo Dục Kỹ Thuật Số 58 (06/2020) Trường Đại Học Sư Phạm Kỹ Thuật TP. Hồ Chí Minh 25 [3] S. H. Jo, T. Chang, I. Ebong, B. B. Bhadviya, P. Mazumder, and W. Lu, “Nanoscale memristor device as synapse in neuromorphic systems”, Nano Letters, vol. 10, no. 4, pp. 1297-1301, Mar. 2010. [4] R. S. Williams, “How we found the missing memristor”, IEEE Spectrum, vol. 45, iss. 12, pp. 28-35, Dec. 2008. [5] S. N. Truong and K. S. Min “New memristor-based crossbar array architecture with 50- % area reduction and 48-% power saving for matrix-vector multiplication of analog neuromorphic computing”, Journal of Semiconductor Technology and Science, vol. 14, no. 3, pp. 356-363, Jun. 2014 [6] S. Y. Sun, H. Xu, J. Li, Q. Li, and H. Liu, “Cascaded Architecture for Memristor Crossbar Array Based Larger-Scale Neuromorphic Computing”, IEEE Access, vol. 7, pp. 61679-61688, May 2019 [7] J. Liang and H. -. P. Wong, “Cross-Point Memory Array Without Cell Selectors— Device Characteristics and Data Storage Pattern Dependencies”, in IEEE Transactions on Electron Devices, vol. 57, no. 10, pp. 2531-2538, Oct. 2010. [8] E. Linn, R. Rosezin, C. Kügeler, and R. Waser, “Complementary resistive switches for passive nanocrossbar memories”, Nature Materials, vol. 9, pp. 403-406, 2010. [9] S. H. Shin, S. D. Byeon, J. S. Song, S. N. Truong, H. S. Mo, D. J. Kim, and K. S. Min, “Dynamic reference scheme with improved read voltage margin for compensating cell- position and back ground-pattern dependencies in pure memristor array”, Journal of Semiconductor Technology and Science, vol.15, No.6, Dec. 2015. [10] A. Adeyemo, A. Jabir, J. Mathew, “Minimising Impact of Wire Resistance in Low-Power Crossbar Array Write Scheme”, Journal of Low Power Electronics, vol. 13, pp. 649-660, 2017 [11] A. Levisse, P. Royer, B. Giraud, J. P. Noel, M. Moreau, J. M. Portal, “Architecture, design and technology guidelines for crosspoint memories”, IEEE/ACM International Symposium on Nanoscale Architectures (NANOARCH), 2017. [12] S. N. Truong, “Compensating Circuit to Reduce the Impact of Wire Resistance in a Memristor Crossbar-Based Perceptron Neural Network”, Micromachines, vol. 10, no. 671, 2019 [13] P. Y. Chen, X. Peng, S. Yu, “NeuroSim: A Circuit-Level Macro Model for Benchmarking Neuro-Inspired Architectures in Online Learning”, IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, vol. 13, pp. 3067-3080, 2018 [14] Virtuoso Spectre Circuit Simulator User Guide, Cadence, San Jose, CA, USA, 2004 [15] S. J. Ham, H. S. Mo, and K. S. Min, “Low-power VDD/3 write scheme with inversion coding circuit for complementary memristor array”, IEEE Trans. Nanotechnology, vol. 12, no. 5, pp. 851-857, Sep. 2013. [16] S. N. Truong, K. V. Pham, W. S. Yang, H. Shin, K. Pedrotti, K. S. Min, “New pulse amplitude modulation for fine tuning of memristor synapses”, Microelectronic Jounal, vol. 55, pp. 162-168, Aug. 2016. [17] J. Liang, H. S. P. Wong, “Cross-point memristor array without cell selector — device characteristics and data storage pattern dependencies”, IEEE Trans. Electron. Device, vol. 57, no. 10, pp. 2531-2538, 2010. [18] ITRS, International Technology Roadmap for Semiconductors, 2007. Tác giả chịu trách nhiệm bài viết: TS. Trương Ngọc Sơn Trường Đại học Sư phạm Kỹ thuật TP.HCM Email: sontn@hcmute.edu.vn
ADSENSE

CÓ THỂ BẠN MUỐN DOWNLOAD

LV.15: Bộ Đồ Án Tốt Nghiệp Chuyên Ngành Cơ Khí
65 tài liệu
2412 lượt tải
THÔNG TIN
TRỢ GIÚP
HỖ TRỢ KHÁCH HÀNG
Theo dõi chúng tôi

Chịu trách nhiệm nội dung:

Nguyễn Công Hà - Giám đốc Công ty TNHH TÀI LIỆU TRỰC TUYẾN VI NA

LIÊN HỆ

Địa chỉ: P402, 54A Nơ Trang Long, Phường 14, Q.Bình Thạnh, TP.HCM

Hotline: 093 303 0098

Email: support@tailieu.vn

Giấy phép Mạng Xã Hội số: 670/GP-BTTTT cấp ngày 30/11/2015 Copyright © 2022-2032 TaiLieu.VN. All rights reserved.

 

Đồng bộ tài khoản
2=>2