Tóm tắt Luận án Tiến sĩ Kỹ thuật điện tử: Giải pháp chuyển đổi dấu phẩy tĩnh và hiệu chỉnh sai lệch trong TI-ADC cho khối thu băng rộng

Chia sẻ: _ _ | Ngày: | Loại File: PDF | Số trang:27

Thêm vào BST

Báo xấu

7
lượt xem 3
download

Download Vui lòng tải xuống để xem tài liệu đầy đủ

Mục tiêu nghiên cứu của luận án "Giải pháp chuyển đổi dấu phẩy tĩnh và hiệu chỉnh sai lệch trong TI-ADC cho khối thu băng rộng" là đề xuất và thực hiện phương pháp hiệu chỉnh đồng thời lệch hệ số khuếch đại và lệch thời gian lấy mẫu của TI-ADC sử dụng nguyên tắc lọc thích nghi loại bỏ nhiễu (ANC); Đề xuất và thực hiện cải tiến chuyển đổi dữ liệu dấu phẩy động sang dữ liệu dấu phẩy tĩnh (FFC) dựa trên cơ sở thực hiện nhóm tín hiệu cho các thuật toán DSP để có thể triển khai trên phần cứng FPGA, ASIC.

Chủ đề:

Bình luận(0) Đăng nhập để gửi bình luận!

Lưu

Nội dung Text: Tóm tắt Luận án Tiến sĩ Kỹ thuật điện tử: Giải pháp chuyển đổi dấu phẩy tĩnh và hiệu chỉnh sai lệch trong TI-ADC cho khối thu băng rộng

BỘ GIÁO DỤC VÀ ĐÀO TẠO TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI ĐINH THỊ KIM PHƯỢNG GIẢI PHÁP CHUYỂN ĐỔI DẤU PHẨY TĨNH VÀ HIỆU CHỈNH SAI LỆCH TRONG TI-ADC CHO KHỐI THU BĂNG RỘNG Ngành: Kỹ thuật điện tử Mã số: 9520203 TÓM TẮT LUẬN ÁN TIẾN SĨ KỸ THUẬT ĐIỆN TỬ HÀ NỘI - 2022
Công trình này được hoàn thành tại Trường Đại học Bách khoa Hà Nội Tập thể hướng dẫn khoa học: PGS.TS.Nguyễn Đức Minh TS. Phạm Hải Đăng Phản biện 1: Phản biện 2: Phản biện 3: Luận án được bảo vệ trước Hội đồng đánh giá luận án tiến sĩ cấp trường họp tại Trường Đại học Bách khoa Hà Nội vào hồi . . . giờ, ngày . . . tháng . . . năm . . . Có thể tìm hiểu luận án tại: 1. Thư viện Tạ Quang Bửu, Trường ĐHBK Hà Nội 2. Thư viện Quốc gia Việt Nam
MỞ ĐẦU 1. Tính cấp thiết của luận án Trong các bộ thu phát tiên tiến sử dụng kỹ thuật vô tuyến định nghĩa bằng phần mềm (Software Defined Radio), các khối chức năng như bộ trộn tần, bộ điều chế/giải điều chế cao tần được số hóa và triển khai bằng các bộ xử lý tín hiệu số, các vi mạch số chuyên dụng hoặc bằng FPGA. Điều này cho phép các giải pháp thu phát trở nên mềm dẻo dễ dàng đáp ứng các cấu hình phức tạp trong các tiêu chuẩn truyền thông hiện đại tốc độ cao như 4G, 5G, WLAN 802.11ac, ax, ah, ... Hai vấn đề quan trọng của việc số hóa các bộ thu phát đó là: - Tối ưu hóa tốc độ của bộ chuyển đổi tương tự số gần antenna ngay sau bộ khuếch đại tạp âm thấp để biến đổi tín hiệu cao tần tương tự thành tín hiệu số trước khi xử lý. - Triển khai hiệu quả về mặt tốc độ và tài nguyên phần cứng các thuật toán xử lý tín hiệu số. Với vấn đề thứ nhất: theo định lý Nyquist, các bộ chuyển đổi tương tự số (ADC) cần hoạt động ở tần số lấy mẫu ít nhất là gấp đôi tần số cao nhất của tín hiệu tương tự, nếu sử dụng một ADC đáp ứng được tín hiệu vào tần số cao sẽ tiêu thụ năng lượng lớn [22, 35, 47]. Giải pháp là sử dụng các bộ ADC xen kẽ thời gian (Time-Interleaved ADC – TI-ADC). Bộ TI-ADC gồm M bộ ADC thành phần (sub-ADC), các bộ sub-ADC hoạt động ở tần fs 2π số và lần lượt lệch pha nhau một góc là . Cụ thể, các sub-ADC hoạt M M động ở tần số thấp hơn, lần lượt lấy mẫu tín hiệu tương tự cách nhau một khoảng thời gian là Ts [114]. Các mẫu của các ADC thành phần được ghép với nhau để tạo ra tín hiệu số tại đầu ra tương đương như bộ ADC được lấy mẫu tại tần số fs . Giải pháp TI-ADC cho phép tạo ra các bộ biến đổi 1
tương tự số tốc độ cao (tần số lấy mẫu tới hàng GHz), tiết kiệm năng lượng [87]. Kỹ thuật lấy mẫu xen kẽ thời gian là giải pháp tối ưu để cân bằng tốc độ và công suất tiêu thụ. Tuy nhiên vấn đề lớn trong các bộ TI-ADC là sự sai lệch (về hệ số khuếch đại- gain, độ lệch offset - DC offset, lệch thời gian lấy mẫu- timing skew và băng thông - bandwidth) do các dung sai trong quy trình chế tạo, sự thay đổi điện áp cung cấp và nhiệt độ. Các sai lệch giữa các kênh ADC tạo ra các tín hiệu lỗi xuất hiện tại phổ tần đầu ra và giảm đáng kể hiệu năng của TI-ADC. Nhiều nghiên cứu tập trung chính vào thuật toán hiệu chỉnh lệch offset và hệ số khuếch đại như trong [11, 51] và lệch thời gian lấy mẫu như trong [61, 64]. Nhưng trên thực tế, ảnh hưởng chính đến hiệu năng của TI-ADC là lệch hệ số khuếch đại và thời gian lấy mẫu, đặc biệt là lệch thời gian lấy mẫu của các sub-ADC khi TI-ADC làm việc ở tần số cao. Cũng đã có những nghiên cứu sử dụng kỹ thuật hiệu chỉnh tín hiệu hỗn hợp (mixed- signal) và/hoặc tương tự (analog) [101, 123] để hiệu chỉnh các sai lệch trong TI-ADC một cách có hiệu quả. Tuy nhiên các kỹ thuật như vậy cần sử dụng thêm một mạch tương tự, đòi hỏi thời gian thiết kế dài hơn. Ngoài ra, hiệu chỉnh lệch hệ số khuếch đại, lệch thời gian lấy mẫu dựa trên tập bộ lọc HPF hoặc dựa vào tín hiệu ngẫu nhiên Pseudo cũng đã xuất hiện trong một số nghiên cứu. Tuy nhiên các kỹ thuật này gây tốn nhiều chi phí phần cứng. Gần đây, để đạt được tính linh hoạt và khả năng cấu hình lại của thiết kế máy thu lấy mẫu trực tiếp, thuật toán hiệu chỉnh hoàn toàn trên miền số đối với sai lệch hệ số khuếch đại, thời gian lấy mẫu là một giải pháp hứa hẹn vì chúng giúp tận dụng các lợi thế của việc thu nhỏ kích thước linh kiện bằng công nghệ CMOS và dễ dàng thiết kế hơn cho thế hệ công nghệ tiếp theo, khắc phục được các vấn đề của thuật toán hiệu chỉnh tương tự và thuật toán hiệu chỉnh hỗn hợp như đã nghiên cứu trong [65, 73, 109]. Đồng thời, để tích hợp các thuật toán hiệu chỉnh vào lõi ADC, thuật toán hiệu chỉnh sai lệch cần phải được triển khai trên phần cứng (nền tảng FPGA) và thiết kế tổng hợp ASIC phải được thực hiện để đánh giá công suất tiêu thụ và diện tích thiết kế. Với vấn đề thứ hai: các thuật toán xử lý tín hiệu số thường được phát triển và mô phỏng kiểm chứng bằng máy tính đa dụng và biểu diễn tín 2
hiệu dưới định dạng dấu phẩy động, đòi hỏi các bộ xử lý số định dạng dấu phẩy động phức tạp, tiêu thụ năng lượng lớn [56]. Để có thể tối ưu tài nguyên phần cứng và mức độ tiêu thụ năng lượng của các hệ thống xử lý tín hiệu số, cần biến đổi định dạng dấu phẩy động của các thuật toán xử lý tín hiệu số thành định dạng dấu phẩy tĩnh (Floating-point to Fixed-point Conversion - FFC). Những năm qua kỹ thuật thực hiện FFC cho các thuật toán xử lý số phổ biến là các kỹ thuật dựa trên mô phỏng hoặc các kỹ thuật dựa trên ngôn ngữ ANSI C, System C. Phương pháp dựa trên mô phỏng trong [5] đã đưa ra áp dụng Matlab kết hợp với công cụ Accelerate FPGA trong [4] để chuyển đổi dấu phẩy động thành dấu phẩy tĩnh và thực thi trên phần cứng. Bằng công cụ này, mã nguồn mô tả phần cứng (Hardware Description Languages - HDL) có thể tạo ra tự động từ thuật toán DSP xây dựng trên Matlab. Đối với các kỹ thuật dựa trên ngôn ngữ, phương pháp chuyển đổi dấu phẩy tĩnh dựa trên ngôn ngữ System C cho hệ thống xử lý số VLSI đã được đề xuất trong [97, 98]. Bên cạnh đó, một số nghiên cứu khác đã thực hiện tối ưu hóa tốc độ FFC bằng các kỹ thuật như thuật toán EO (Evolutionary Optimise) [90]. Tuy nhiên những kỹ thuật này chưa đề cập tới các hệ thống phức tạp có hồi tiếp như hệ thống hiệu chỉnh sai lệch của TI-ADC và thời gian thực hiện chuyển đổi kéo dài do số lượng các khối trong hệ thống lớn. Rõ ràng việc ứng dụng thuật toán hiệu chỉnh đồng thời lệch hệ số khuếch đại và thời gian lấy mẫu với số lượng các sub-ADC tùy ý của TI-ADC và thực hiện trên phần cứng nhờ đẩy nhanh quá trình FFC là những thách thức trong lĩnh vực này. 2. Những vấn đề còn tồn tại Các phân tích trong vấn đề phát triển giải pháp thiết kế, triển khai phần cứng cho các thuật toán xử lý tín hiệu số chỉ ra các tồn tại cụ thể như sau: • Với các thiết kế TI-ADC trong các thiết bị băng rộng, cần phải hiệu chỉnh các sai lệch như lệch offset, hệ số khuếch đại, thời gian lấy mẫu và băng thông nhằm cải thiện hiệu năng của TI-ADC, đồng thời đảm bảo tối ưu tài nguyên phần cứng khi triển khai, diện tích mạch và công suất tiêu thụ nhỏ. 3
• Với người thiết kế, cần chọn giải thuật FFC tối ưu đảm bảo tối ưu được độ dài từ nhằm giảm chi phí tài nguyên phần cứng, giảm mức tiêu thụ năng lượng và đạt tần số tối đa có thể. Đồng thời quá trình chuyển đổi FFC cần đảm bảo thời gian thực hiện nhanh và áp dụng được với các hệ thống xử lý tín hiệu số (DSP). 3. Mục tiêu nghiên cứu Xuất phát từ những phân tích ở trên, luận án thực hiện các mục tiêu chính sau đây: • Đề xuất và thực hiện phương pháp hiệu chỉnh đồng thời lệch hệ số khuếch đại và lệch thời gian lấy mẫu của TI-ADC sử dụng nguyên tắc lọc thích nghi loại bỏ nhiễu (ANC). • Đề xuất và thực hiện cải tiến chuyển đổi dữ liệu dấu phẩy động sang dữ liệu dấu phẩy tĩnh (FFC) dựa trên cơ sở thực hiện nhóm tín hiệu cho các thuật toán DSP để có thể triển khai trên phần cứng FPGA, ASIC. 4. Những đóng góp của luận án Luận án đã đạt được các kết quả nghiên cứu và đóng góp chính như sau: • Thứ nhất, luận án đề xuất giải pháp hiệu chỉnh đồng thời cả lệch hệ số khuếch đại và lệch thời gian lấy mẫu trong bộ TI-ADC dựa trên nguyên tắc lọc thích nghi loại bỏ can nhiễu. Trong đề xuất này, hiệu chỉnh các sai lệch được thực hiện trên các băng tần Nyquist. Kết quả được công bố trên các công trình [J1], [J2]. • Thứ hai, luận án đã phát triển giải pháp chuyển đổi dấu phẩy tĩnh cho các bộ xử lý số tín hiệu thực thi trong các khối thu băng rộng. Kết quả được công bố trên các công trình [C1], [C2] và [J3]. 4
5. Cấu trúc nội dung của luận án Mở đầu Chương 1. Tổng quan về TI-ADC trong khối thu băng rộng Chương 2. Giải pháp hiệu chỉnh đồng thời lệch hệ số khuếch đại, thời gian lấy mẫu của TI-ADC theo nguyên tắc ANC. Chương 3. Phát triển giải pháp FFC và ứng dụng cho các thuật toán DSP. Kết luận và hướng nghiên cứu trong tương lai. 5
Chương 1 TỔNG QUAN VỀ TI-ADC TRONG KHỐI THU BĂNG RỘNG 1.1. Kiến trúc khối thu băng rộng và đặc điểm của TI-ADC 1.1.1. Kiến trúc máy thu băng rộng sử dụng TI-ADC 1.1.2. Nguyên tắc hoạt động của TI-ADC 1.2. Mô hình hóa TI-ADC với các sai lệch 1.2.1. Các sai lệch nội tại của các sub-ADC trong TI-ADC 1.2.2. Mô hình hóa TI-ADC dưới ảnh hưởng của các sai lệch Dựa trên mô hình sub-ADC với các sai số nội tại, thực hiện mô hình hóa tất cả các sai lệch trong TI-ADC. Biến đổi Fourier tín hiệu ra như công thức (1.1). Trong công thức (1.1), ∆gi là độ lệch hệ số khuếch đại của bộ sub-ADC thứ i (sub − ADCi ); ∆ti là độ lệch thời gian lấy mẫu của bộ sub − ADCi so với thời gian lấy mẫu chuẩn; ∆oi là độ lệch offset của bộ sub − ADCi ; Hi là đáp ứng tần số của bộ sub − ADCi . Công thức (1.1) biểu diễn mối quan hệ của tín hiệu ra với tín hiệu vào dưới ảnh hưởng của tất cả các sai lệch trong TI-ADC. Theo công thức (1.1), ωs các sai lệch offset gây ra nhiễu trong phổ tín hiệu ra tại các tần số k. M 6
(M : số bộ sub-ADC, k: số các mẫu đánh giá). Vì các bộ TI-ADC đều có tính chu kỳ theo M TS nên chỉ cần xét trong một chu kỳ tín hiệu là đủ để phân tích các ảnh hưởng này, vì thế thường chọn k ∈ [0, M − 1]) và không phụ thuộc tần số tín hiệu vào x(t). Các sai lệch hệ số khuếch đại, thời gian ωs lấy mẫu, và băng thông gây ra các hài nhiễu tại các tần số (±ωin + k. ), M các hài nhiễu này phụ thuộc tần số tín hiệu vào. Hơn nữa chính các hài nhiễu đã liệt kê ở trên sẽ làm suy hao giá trị SFDR, SNDR của các bộ TI-ADC.   ωs 2π 1 +∞  1 M −1 ωs −j(ω−k )∆t −jki M i .e  Y (jω) =  (1 + ∆gi ) . Hi [j(ω − k )] . e M T M M  k=−∞ i=0 timing gain bandwidth +∞ M −1 2π ωs 1 1 −jki ω × X[j(ω − k )] + ∆oi .e M δ(ω − k s ) (1.1) M T M M k=−∞ i=0 of f set • Ảnh hưởng các sai lệch tới SNDR và SFDR Đánh giá hiệu năng của TI-ADC dựa trên thông số SNDR và SFDR. Các thông số này bị suy giảm do các sai lệch của TI-ADC. Công thức (1.2) xác định SNDR như đã nghiên cứu trong [30] và công thức (1.3) xác định SFDR như nghiên cứu trong [28]. 2 σ∆0 2 2 2 2 SN DR ≈ −10 log10 σ∆g + ω0 σ∆t + A2 + (1.2) 3.22N 2 1 SF DR = 10 log10 (1.3) max(Fo , F∆g ,∆t ) 2 2 2 Trong đó các thành phần σ∆o , σ∆g , σ∆t lần lượt là giá trị RMS của lệch off- set, hệ số khuếch đạị và thời gian lấy mẫu của các sub-ADC. Và Fo , F∆g , F∆t được xác định theo ΦP o , ΦP g , ΦP t lần lượt là phổ của lệch offset, hệ số ∆ ∆ ∆ khuếch đại và thời gian lấy mẫu tính theo hàm hiệp phương sai R∆o , R∆g và R∆t tương ứng. 7
1.2.3. Các yếu tố tác động đến hiệu năng của TI-ADC Để cải thiện hiệu năng của TI-ADC cần xác định được các yếu tố tác động tới nó. Trong thiết kế TI-ADC cần nâng cao hiệu năng TI-ADC thông qua hiệu chỉnh các sai lệch, sử dụng kỹ thuật tương ứng nhằm đáp ứng về tính linh hoạt và khả năng ứng dụng theo kịp với sự thay đổi của công nghệ, cũng như áp dụng được kiến trúc TI-ADC trong các khối thu băng rộng. Từ các lý do đó, kỹ thuật hiệu chỉnh nền, hoàn toàn số cho các sai lệch của TI-ADC được đặc biệt quan tâm. 1.3. Các vấn đề khi thiết kế bộ hiệu chỉnh sai lệch trong TI-ADC 1.3.1. Kỹ thuật hiệu chỉnh sai lệch trong TI-ADC Phần này khảo sát tình hình nghiên cứu về các kỹ thuật hiệu chỉnh sai lệch trong TI-ADC: như hiệu chỉnh lệch offset, lệch hệ số khuếch đại, lệch thời gian lấy mẫu, lệch băng thông. Đồng thời phân loại các kỹ thuật hiệu chỉnh và dựa và các đặc tính các loại sai lệch để xác định thứ tự hiệu chỉnh các sai lệch trong TI-ADC. Từ đó, Luận án tập trung đề xuất giải pháp ước lượng và hiệu chỉnh đồng thời lệch hệ số khuếch đại và thời gian lấy mẫu . 1.3.2. Các vấn đề khi triển khai phần cứng Từ khái niệm dữ liệu dấu phẩy tĩnh, dấu phẩy động cho thấy vai trò của thực hiện FFC. Việc mô hình hóa chỉ ra cách thức tác động vào các thành phần của hệ thống để thực hiện FFC. Độ dài từ tối ưu cho từng thành phần được lựa chọn dựa vào đánh giá hàm mục tiêu tương ứng. Quá trình FFC này áp dụng cho các giải thuật xử lý tín hiệu số được mô hình hóa dạng đồ thị như Hình 1.1. Trong đó, một hệ thống DSP bao gồm các đầu vào (Inputi ), đầu ra (Output) và các phần tử hoạt động thực hiện các chức năng toán học opi . Một hệ thống như vậy gồm các node opi và các nhánh của đồ thị đặc trưng bởi f ix(W L, F W L) để kết nối các thành phần trong hệ thống. W L là số bit biểu diễn tín hiệu, F W L là số bit biểu diễn phần thập phân. Các hệ thống DSP thiết kế dạng dấu phẩy động mặc dù độ 8
chính xác cao nhưng khi triển khai trên phần cứng sẽ tốn nhiều tài nguyên. Thực hiện FFC cần tối ưu độ dài từ (số bit biểu diễn tín hiệu) trong các DSP dựa vào hàm mục tiêu G(V, E, Error, Label(V )) được đặt ra với V là các node của hệ thống, E là các cạnh trong đồ thị hệ thống, Label(V ) là nhãn của các cạnh. Giải pháp FFC sẽ hữu hiệu trong triển khai các thiết kế DSP lên phần cứng và thực nghiệm. Nguyên tắc thực hiện FFC tuân thủ các bước sau: (1) xác định dải biên độ của từng tín hiệu trong hệ thống DSP, (2) xác định số bit biểu diễn phần nguyên cho từng tín hiệu này, (3) xác định số bit phần thập phân và (4) tối ưu dạng dữ liệu. Từ phân tích mô hình hóa các thuật toán DSP dạng đồ thị và nguyên tắc thực hiện FFC để thấy các yếu tố tác động tới FFC, bao gồm: Input 1 op1 opj + + Input 2 opN × Output Input i opi × Input n fix (WL,FWL) Hình 1.1: Mô hình hệ thống DSP dạng đồ thị. - Cách xác định hàm ràng buộc độ chính xác, hàm mục tiêu của hệ thống dấu phẩy tĩnh cũng như cách xác định dải biên độ của các tín hiệu của hệ thống dấu phẩy động. - Biện pháp đánh giá sai số, hiệu năng của hệ thống sau khi chuyển đổi dấu phẩy tĩnh. - Việc tối ưu độ dài từ dựa vào hàm ràng buộc độ chính xác nhằm đảm bảo hiệu năng của hệ thống dấu phẩy tĩnh gần bằng của hệ thống dấu phẩy động đã thiết kế hoặc sai số của hệ thống dấu phẩy tĩnh nhỏ hơn mức cho phép. 9
Chương 2 GIẢI PHÁP HIỆU CHỈNH ĐỒNG THỜI LỆCH HỆ SỐ KHUẾCH ĐẠI, THỜI GIAN LẤY MẪU CỦA TI-ADC THEO NGUYÊN TẮC ANC 2.1. Nguyên tắc ANC trong hiệu chỉnh đồng thời lệch hệ số khuếch đại và thời gian lấy mẫu của TI-ADC Hiện nay, nhiều công trình nghiên cứu sử dụng các nguyên tắc khác nhau để hiệu chỉnh các sai lệch trong TI-ADC. Trong phạm vi của Luận án sử dụng nguyên tắc ANC để tránh việc sử dụng các tập bộ lọc HPF hay các mạch tạo tín hiệu PAG phức tạp. Luận án sử dụng nguyên tắc ANC để xác định véc-tơ biểu diễn lệch hệ số khuếch đại và thời gian lấy mẫu của các sub-ADC {cg , cr }, từ đó xác định giá trị gần đúng của các sai số e[n] do sai lệch tồn tại giữa các sub-ADC, nhằm tái cấu trúc tín hiệu ra TI-ADC 2.1.1. Phân tích mô hình TI-ADC với các sai lệch Từ mô hình hóa TI-ADC với các sai lệch và phân tích toán học thu được công thức (2.1) biểu diễn tín hiệu ra TI-ADC tương ứng. M −1 2πk ⌣ 2πk jω Y e = X ej(ω− M ) H k ej(ω− M ) (2.1) k=0 10
Trong đó: ⌣ M −1 jω ) 2π H k (ejω ) = 1 M gm erm Hd (e e−jk M m m=0 (2.2) Hd ejω = jω, for − π < ω < π và Hd ejω là đáp ứng tần số lý tưởng của bộ lọc đạo hàm [83]. X ejω là phổ tín hiệu rời rạc của các tín hiệu vào đã được lấy mẫu tại các thời điểm nTs , x[n] = x(t)|t=nTs . Giả thiết lệch thời gian lấy mẫu rất nhỏ, khai triển chuỗi Taylor bậc một, xác định được đáp ứng tần số của bộ lọc đạo hàm và các thành phần lệch hệ số khuếch đại, thời gian lấy mẫu như công thức 2.3. M −1 2π M −1 2π Gk = 1 M gm e−jk M m Rk = 1 M gm rm e−jk M m (2.3) m=0 m=0 Biến đổi Fourier ngược công thức (2.1) và giả thiết G0 ≈ 1,Vogel trong [102] phân tích ảnh hưởng của các sai số thời gian khác nhau bằng biểu diễn đầu ra y[n] gồm hai thành phần tín hiệu x[n] và sai số e[n]. Thành phần sai số e[n] chứa các hài nhiễu do lệch hệ số khuếch đại và thời gian lấy mẫu, nó có thể được khai triển thành tổng của hai thành phần như công thức (2.4): e[n] = cT xg,n + cT xr,n g r (2.4) Trong đó xg,n = mn x[n]; xr,n = mn (hd [n] ∗ x[n]) (2.5) hd [n] là đáp ứng xung của bộ lọc đạo hàm lý tưởng bằng cách biến đổi Fourier ngược của Hd ejω . Véc-tơ điều chế mn được khai triển như công thức (2.6) mn = (2 cos 1 2π n , −2 sin 1 2π n , . . . ,2 cos k 2π n , −2 sin k 2π n , . . . , M M M M 2 cos M − 1 2π n , −2 sin M − 1 2π n , (−1)n )T 2 M 2 M (2.6) Với T là phép chuyển vị của ma trận, véc-tơ các hệ số lệch hệ số khuếch đại và thời gian lấy mẫu cg , cr có kích thước là (M − 1), 1 gồm cả phần thực và phần ảo của các thành phần {Gk , Rk }. Khi véc-tơ các hệ số cg và cr được ước lượng, việc hiệu chỉnh các sai lệch của TI-ADC được thực hiện 11
bằng cách loại bỏ thành phần sai số. Đồng thời nhờ vào bộ lọc đạo hàm sẽ tách riêng được sai số do lệch hệ số khuếch đại ra khỏi sai số do lệch thời gian lấy mẫu như công thức (2.5). 2.1.2. Đề xuất nguyên tắc ANC trong hiệu chỉnh đồng thời lệch hệ số khuếch đại và thời gian lấy mẫu của TI-ADC Các sai số do lệch hệ số khuếch đại và thời gian lấy mẫu có tính tuyến tính, được biểu diễn trong công thức (2.7): T cg y [n] = xT g,n x +x [n] = uT c + x [n] n r,n cr (2.7) uT n c Giả thiết, các tín hiệu sai số do các sai lệch có thành phần hồi quy tuyến y[ n ] x n uT c n +  x[n] + - un Bộ lọc tuyến tính  e[ n ]uT cn 1 n cn1 Thuật toán thích nghi Hình 2.1: Ước lượng dựa trên nguyên tắc lọc thích nghi loại bỏ nhiễu (ANC). tính uT c được tái cấu trúc từ bộ lọc tuyến tính, và x[n] là tín hiệu cần ước n lượng. Việc ước lượng được thực hiện bằng cách sử dụng lọc thích nghi loại bỏ nhiễu (ANC) như trình bày trong [83]. Thuật toán ANC này cụ thể như Hình. 2.1. Theo đó, tín hiệu ra bộ lọc tuyến tính được khai triển theo công thức (2.8): e [n] = uT cn−1 ˆ n (2.8) x [n] = x [n] + uT c − uT cn−1 là phù hợp nhất khi ước lượng bình phương ˆ n n của tín hiệu x[n] đạt giá trị nhỏ nhất. Do chưa biết tín hiệu vào nên đầu ra của hệ thống được coi là tín hiệu vào để ước lượng sai số cho quá trình thích nghi ở Hình 2.1. 12
Như chỉ ra trong Hình. 2.1, ta có công thức (2.9) biểu diễn ước lượng đầu ra của x[n]: x [n] = y [n] − uT cn−1 = x [n] + (e [n] − e [n]) ˆ n ˆ (2.9) Áp dụng LMS và với giả thiết tín hiệu có dạng WSS, thông qua xác định kỳ vọng của các tín hiệu thu được công thức (2.10). cn = cn−1 + µuT y [n] − uT cn−1 n n (2.10) Thực thi thuật toán thích nghi theo công thức (2.10) đặt ra yêu cầu xác định véc-tơ un hồi quy. Từ (2.5) và (2.7), un được tính khi chưa biết tín hiệu vào x[n]. Trong kỹ thuật hiệu chỉnh mờ, để ước lượng được hệ số sai lệch một cách chính xác, cần sử dụng thành phần tín hiệu được bù đầu tiên x[n] thay cho x[n] trong công thức (2.5) để tính un trong công thức (2.7). Hình 2.2 chỉ ra kỹ thuật hiệu chỉnh lệch hệ số khuếch đại và thời  x n + y  n   x  n   e  n + - + x n    c g , n -1 c g ,n-1 + mn mn x g ,n ˆ -  e n  T x g ,n X x + X x + e n  Bộ lọc Bộ lọc  T T  h  n tuyến h n uT   x g ,n n  x  r ,n  tuyến LMS d d   tính xr ,n ˆ tính T x r ,n X x X X cr ,n-1 mn mn cr , n-1 Bộ sửa sai Bộ ước lượng Hình 2.2: Kỹ thuật hiệu chỉnh sai lệch đề xuất. gian lấy mẫu dựa trên kỹ thuật ANC gồm bước sửa sai và ước lượng đều thực hiện ở miền tín hiệu số. Trong bước sửa sai, tín hiệu sai số đã được ước lượng e[n] được loại ra khỏi tín hiệu đầu ra y[n] của TI-ADC để có tín hiệu đã được sửa sai x[n]. Trong bước ước lượng, các hệ số cg,n−1 và cr,n−1 ˆ thu được bằng cách cập nhật công thức (2.10), với un được tính từ thành phần x[n] như trong Hình 2.2. 13
2.1.3. Giải pháp hiệu chỉnh đồng thời lệch hệ số khuếch đại và thời gian lấy mẫu của TI-ADC theo nguyên tắc ANC thực hiện trên các băng tần Nyquist Do bộ lọc BDF chứa hệ số nhân phụ thuộc vào bậc của băng tần Nyquist kN B và hai bộ lọc FIR với các hệ số hằng: bộ lọc vi phân hd [n] và bộ lọc Hilbert. Đáp ứng xung của BDF được triển khai như công thức (2.11) kN B hbd [n] = hd [n] + hh [n] × (−1)kN B 2π (2.11) 2 kN B Hệ số nhân bằng (−1)kN B × 2 × 2π được sử dụng như một tham số đầu vào của thuật toán hiệu chỉnh. Bậc của băng tần Nyquist và BDF có các hệ số là hằng số. Thay thế bộ lọc đạo hàm hd [n] bằng hbd [n] trong Hình 2.2, khi đó có thể hiệu chỉnh đồng thời lệch hệ số khuếch đại và thời gian lấy mẫu trên tín hiệu thuộc bất cứ băng tần Nyquist nào. 2.2. Mô phỏng và đánh giá 2.2.1. Thiết lập mô phỏng 2.2.2. Mô phỏng với tín hiệu vào thuộc băng tần Nyquist cơ bản 2.2.3. Mô phỏng với tín hiệu vào thuộc các băng tần Nyquist khác nhau 2.2.4. Kết quả mô phỏng và đánh giá Trước hết, Luận án so sánh thông số SNDR, SFDR trước và sau khi áp dụng kỹ thuật đề xuất với kỹ thuật trong [65, 66] cho tín hiệu thuộc băng tần Nyquist thứ 2 được biểu diễn tại Hình 2.3. Đặc biệt, các giá trị SFDR của [66] có xu thế giảm mạch khi các tín hiệu vào xấp xỉ với các giá trị tần số bằng k.fs /2. Với kỹ thuật đề xuất, hiệu năng của TI-ADC sau hiệu chỉnh ổn định hơn. Khi tần số tín hiệu vào tăng mạnh, lệch thời gian lấy mẫu của TI-ADC cũng tăng làm các thông số SNDR và SFDR giảm. 14
60,8 100 60,75 90 60,7 80 60,65 Sau hiệu chỉnh: SFDR [dB] SNDR [dB] Trước hiệu chỉnh: SNDR
Bảng 2.2 so sánh với các kết quả nghiên cứu khác cho thấy khi áp dụng kỹ thuật hiệu chỉnh đề xuất cho kết qủa SFDR đạt mức −87dB và đạt thời gian hội tụ 20.000 mẫu. Kết quả này cho SFDR cao hơn và thời gian hội tụ ít hơn so với các kết quả trong [14, 63, 93, 104, 116]. Bảng 2.2: So sánh kết quả thực thi với các kỹ thuật hiệu chỉnh khác. Luận [14] [93] [116] [63] [104] án VLSI-2017 TCAS-I 2013 ICECS 2008 ISSCC 2014 EAI 2021 Số các bit 11 12 10 − 12 13 Tần số lấy mẫu 2, 7 GHz 2 GHz − − 1, 62 GHz 2, 7 GHz Số kênh 4 4 2 4 12 4 kỹ thuật mù Mù Mù Mù Không Mù Mù Mù Vi phân FIR FIR FIR FIR FIR FIR generation ước lượng sai số ANC Tách bằng FIR Ước lượng Tách bằng gain/timing bộ trừ + tương quan Free-band bộ trừ Hài nhiễu −87 dB(∗) −62 dB −80 dB −60 dB −78 dB −93 dB Thời gian hội tụ (số mẫu) 20 K 80 K 60 K 80 K 1M 35 K Đánh giá kết quả mô phỏng và so sánh với các nghiên cứu khác chỉ ra kỹ thuật đề xuất đã hiệu chỉnh được đồng thời sai số do lệch hệ số khuếch đại, thời gian lấy mẫu nhằm cải thiện hiệu năng cho TI-ADC. Sử dụng nguyên tắc ANC để ước lượng sai số tín hiệu do các sai lệch này giúp giảm độ phức tạp của việc sử dụng tập bộ lọc HPF hoặc bộ PAG. Tuy nhiên đề xuất có hạn chế là mới chỉ thực hiện việc hiệu chỉnh đồng thời lệch hệ số khuếch đại và thời gian lấy mẫu của TI-ADC và coi như các lệch khác đã được hiệu chỉnh trước đó. Bởi vậy, thực hiện hiệu chỉnh cùng lúc tất cả các sai lệch trong TI-ADC là hướng nghiên cứu cho những công trình tiếp theo. 16
Chương 3 PHÁT TRIỂN GIẢI PHÁP FFC VÀ ỨNG DỤNG CHO CÁC THUẬT TOÁN DSP 3.1. Giải pháp nhóm tín hiệu trong FFC 3.1.1. Cơ sở toán học Dựa vào công suất kỳ vọng của tín hiệu dấu phẩy động và dấu phẩy tĩnh, mối tương quan giữa chúng khi có sai khác số bit biểu diễn độ chính xác của hai loại dữ liệu này, có thể khẳng định rằng các tín hiệu có cùng công suất kỳ vọng sẽ có cùng độ dài từ. Từ các công thức biểu diễn tín hiệu ra theo tín hiệu vào, hàm truyền đạt và các mật độ phổ công suất của tín hiệu này chứng minh được công thức (3.1). Công thức này chỉ ra công suất kỳ vọng của tín hiệu ra của một khối chức năng có hàm đáp ứng xung h(t) (hay có đáp ứng tần số H(f )) sẽ bằng tích của công suất kỳ vọng tín hiệu vào với bình phương đáp ứng biên độ của hệ thống. ∞ E (y(t))2 = |H(f )|2 dE x(t)2 = |H(f )|2 E (x(t))2 (3.1) −∞ Theo đó, khi các tín hiệu vào có cùng công suất kỳ vọng được đưa vào cùng hàm truyền đạt sẽ thu được các tín hiệu ra có cùng công suất kỳ vọng. Dựa vào lập luận này, các khối chức năng có cùng hàm truyền đạt nếu có cùng dải biên độ và công suất kỳ vọng của tín hiệu vào thì sẽ có cùng công suất kỳ vọng và dải biên độ tín hiệu ra. Các khối này sẽ được nhóm thành cùng 17
một nhóm, có cùng một tên để giảm tính phức tạp trong quá trình chuyển đổi sang mô hình dữ liệu dấu phẩy tĩnh. 3.1.2. Kiểm chứng giải pháp nhóm tín hiệu Kiểm chứng nhóm tín hiệu cho các bộ cộng, trừ và bộ nhân. 3.1.3. Thuật toán FFC với nhóm tín hiệu Mô hình DSP có các đầu vào là dạng dữ liệu dấu phẩy động với các đặc trưng như: dải biên độ tín hiệu, hiệu năng hệ thống hoặc sai số hệ thống. Mô hình dạng dấu phẩy động là các đường dữ liệu DSP data-path (DG). DG(V, E, F ) là đồ thị mà trong đó V là các nút chứa các đầu vào, đầu ra, các thanh ghi và các hàm toán học như MUX, DEMUX, bộ cộng, bộ trừ và các bộ nhân, bộ cộng dồn, bộ trễ; E là cạnh nối giữa các nút; F là nhãn tín hiệu được gán cho mỗi nút và hàm toán học tương ứng. Vấn đề của FFC là tìm ra nhãn tín hiệu gán cho mỗi cạnh của DG với biểu diễn dấu phẩy tĩnh tương ứng hoặc biểu diễn hàm: Sf ixdt(F ) = S, W L, F W L. Dạng dữ liệu dấu phẩy tĩnh có S là bit dấu, F W L là số bit biểu diễn phần thập phân và W L là số bit biểu diễn tín hiệu (W L chứa F W L và số bit biểu diễn phần nguyên (IW L)). Việc xác định hàm Sf ixdt(F ) dựa vào các đặc trưng đầu vào của hệ thống. Mô hình hệ thống dấu phẩy động có thể được dùng làm hệ thống tham chiếu để đánh giá quá trình chuyển đổi. Đầu ra của thuật toán FFC là mô hình có các đường dữ liệu được gán bằng các dạng dấu phẩy tĩnh Sf ixdt (S, W L, F W L) cho tất cả các khối. Mô hình FFC được biểu diễn trong thuật toán 1, bao gồm quá trình nhóm tín hiệu, ước lượng dải biên độ tín hiệu, tối ưu độ dài từ (số bit biểu diễn tín hiệu) và đánh giá hệ thống. 18