Luận văn thạc sĩ: Ứng dụng FPGA cho tự động điều chỉnh trạm góc trong tối ưu mạng thông tin di động

Chia sẻ: Sdfas Vfdtg | Ngày: | Loại File: PDF | Số trang:13

Thêm vào BST

Báo xấu

99
lượt xem 18
download

Download Vui lòng tải xuống để xem tài liệu đầy đủ

Ứng dụng FPGA cho tự động điều chỉnh trạm góc trong tối ưu mạng thông tin di động nhằm nghiên cứu lý thuyết và nghiên cứu thực nghiệm điều khiển tự động các thông số tối ưu trạm gốc.

Chủ đề:

Bình luận(0) Đăng nhập để gửi bình luận!

Lưu

Nội dung Text: Luận văn thạc sĩ: Ứng dụng FPGA cho tự động điều chỉnh trạm góc trong tối ưu mạng thông tin di động

1 2 B GIÁO D C VÀ ĐÀO T O Công trình ñư c hoàn thành t i Đ I H C ĐÀ N NG Đ I H C ĐÀ N NG NGUY N TH BÍCH THU Ngư i hư ng d n khoa h c: TS. NGUY N VĂN CƯ NG NG D NG FPGA CHO T Đ NG ĐI U CH NH TR M G C Ph n bi n 1: TRONG T I ƯU M NG THÔNG TIN DI Đ NG …………………………………………………. Ph n bi n 2: ………………………………………………..... Chuyên ngành : K THU T ĐI N T Mã s : 60.52.70 Lu n văn s ñư c b o v t i H i ñ ng ch m Lu n văn t t nghi p Th c Sĩ K Thu t h p t i Đ i h c Đà N ng vào ngày … TÓM T T LU N VĂN TH C SĨ K THU T tháng 06 năm 2011. Có th tìm hi u lu n văn t i: - Trung tâm Thông Tin – H c Li u, Đ i H c Đà N ng Đà N ng – Năm 2011 - Trung tâm H c Li u, Đ i H c Đà N ng
3 4 M Đ U K t h p nghiên c u lí thuy t và nghiên c u th c nghi m ñi u khi n t ñ ng các thông s t i ưu tr m g c trên Field Programmable 1. Lí do ch n ñ tài Gate Array (FPGA). Trong nh ng năm g n ñây, lĩnh v c thông tin di ñ ng trong 5. Ý nghĩa khoa h c và th c ti n c a ñ tài nư c ñã có nh ng bư c phát tri n vư t b c c v cơ s h t ng l n Đ tài ñã nêu ñư c c u trúc, nguyên lí làm vi c và quá trình t i ch t lư ng ph c v . V i s phát tri n c a nhi u nhà cung c p d ch ưu tr m g c trong thông tin di ñ ng v vi n thông ñã t o ra s c nh tranh gi a các nhà cung c p d ch v . Ngoài ra, ñ tài cũng ñã thi t k và mô ph ng ñư c h th ng Các nhà cung c p d ch v liên t c ñưa ra các chính sách khuy n m i, ñi u khi n t ñ ng các thông s tr m g c trên n n FPGA, ñưa ra các gi m giá và ñã thu hút ñư c r t nhi u khách hàng s d ng d ch v . phương pháp ñ t i ưu tr m g c thông tin di ñ ng. Cùng v i ñó, m c s ng chung c a toàn xã h i ngày càng ñư c nâng 6. C u trúc c a lu n văn cao ñã khi n cho s lư ng các thuê bao s d ng d ch v di ñ ng tăng Lu n văn ñư c t ch c như sau: ñ t bi n trong các năm g n ñây. Vì v y vi c m r ng và cũng như t i M Đ U Lý do ch n ñ tài. Xác ñ nh m c ñích nghiên ưu m ng thông tin di ñ ng là v n ñ c p thi t hi n nay. M r ng c u, nêu lên m c tiêu c a ñ tài. m ng ñ ng nghĩa v i vi c xu t hi n thêm nhi u tr m g c thông tin di Chương 1 T NG QUAN M NG THÔNG TIN DI ñ ng. Tuy nhiên, hi n nay vi c t i ưu ph n c ng tr m g c v n còn Đ NG T I VI T NAM: Trình bày khái th c hi n th công. Đi u này th t không phù h p v i xu th công quát v l ch s phát tri n, c u trúc và ñ c ngh hóa hi n ñ i hóa hi n nay. Trên ñây là lý do chính mà tôi ch n ñi m c a h th ng thông tin di ñ ng. Tìm ñ tài: hi u m ng thông tin di ñ ng t i Vi t Nam và “ NG D NG FPGA CHO T Đ NG ĐI U CH NH xu hư ng phát tri n trong tương lai. TR M G C TRONG T I ƯU M NG THÔNG TIN DI Chương 2 V N Đ T I ƯU TR M G C: trình bày Đ NG”. v c u trúc, nguyên lí làm vi c và vai trò c a 2. M c ñích nghiên c u tr m g c trong thông tin di ñ ng. Tìm hi u M c ñích chính c a ñ tài là nghiên c u các phương pháp v các thông s nh hư ng t i vi c t i ưu nh m t ñông t i ưu hóa tr m g c trong h th ng thông tin di ñ ng. tr m g c. 3. Đ i tư ng và ph m vi nghiên c u Chương 3 NGUYÊN LÝ ĐI U KHI N M VÀ KIT Đ i tư ng nghiên c u là các phương pháp t i ưu tr m g c FPGA VERTEX4: tìm hi u khái quát v lý trong h th ng thông tin di ñ ng thuy t, ưu ñi m, ng d ng c a nguyên lý 4. Phương pháp nghiên c u ñi u khi n m và kít FPGA Vertex4
5 6 Chương 4 THI T K H TH NG T I ƯU TR M H th ng thông tin di ñ ng th h 3G G C: thi t k , xây d ng sơ ñ kh i h th ng H th ng thông tin di ñ ng 3,5G ñi u khi n các thông s t i ưu tr m g c. Phát H th ng thông tin di ñ ng 4G tri n ph n m m ng d ng ñ giao ti p v i h 1.3. C u trúc cơ b n c a h th ng thông tin di ñ ng th ng. H th ng thông tin di ñ ng t ong bao g m có 4 ph n chính là Chương 5 TH C HI N THI T K TRÊN N N máy di ñ ng MS, h th ng tr m g c BSS, h th ng chuy n m ch SS FPGA: th c hi n sơ ñ kh i trên FPGA b ng và h th ng khai thác và b o dư ng OSS. nh ng sơ ñ tr ng thái v i ngôn ng Verilog. Th c hi n ki m tra ch c năng và synthesize cho thi t k trên môi trư ng ISE 10.1 Xilinx. K T LU N VÀ KI N NGH CHƯƠNG 1 - T NG QUAN M NG THÔNG TIN DI Đ NG T I VI T NAM 1.1. Gi i thi u chương Chương này gi i thi u t ng quan l ch s phát tri n cũng như Hình 1.4. Mô hình h th ng di ñ ng Cellular c u trúc cơ b n c a h th ng thông tin ñ ng. Bên c nh ñó còn khái 1.3.1. Máy di ñ ng MS quát m ng thông tin di ñ ng t i Vi t Nam v i s ra ñ i các nhà 1.3.2. H th ng tr m g c BSS m ng, hi n tr ng m ng và xu hư ng phát tri n c a m ng trong th i 1.3.3. H th ng chuy n m ch SS gian s p t i. 1.3.4. Khai thác và b o dư ng OSS 1.2. L ch s phát tri n c a h th ng thông tin di ñ ng 1.3.5. Giao di n vô tuy n và truy n d n H th ng thông tin di ñ ng xu t hi n ñ u nh ng năm 1960. 1.3.6. Khái ni m kênh t i giao di n vô tuy n : Cho ñ n nay h th ng ñã phát tri n c v ch t lư ng l n dung lư ng 1.4. M ng thông tin di ñ ng t i Vi t Nam và t c ñ nh m ñáp ng nhu c u ngày càng cao c a ngư i s d ng. 1.4.1. S ra ñ i các m ng di ñ ng t i Vi t Nam H th ng thông tin di ñ ng th h th nh t (1G) H th ng thông tin di ñ ng xu t hi n t i Vi t Nam vào năm H th ng thông tin di ñ ng th h th 2 (2G) l991. Đ n nay th trư ng di ñ ng phát tri n m ng m v i 7 nhà m ng: H th ng thông tin di ñ ng th h 2,5G
7 8 Mobifone, Vinaphone, Viettel, S-Fone, EVN-Telecom ñư c h th ng tr m g c BTS t i ưu. Trong chương này s trình bày ,Vietnamobile, Beeline. t ng quan v c u trúc, vai trò, nguyên lý ho t ñ ng c a tr m g c và Ngoài ra còn xu t hi n 2 “m ng di ñ ng o” ñó là Đông Dương các thông s t i ưu tr m g c. Telecom và VTC Telecom. 2.2. C u trúc cơ b n c a tr m BTS 1.4.2. Hi n tr ng h th ng thông tin di ñ ng t i Vi t Nam C u trúc m t tr m BTS có th chia làm 4 ph n chính: Hi n t i m ng Vinaphone, Mobifone, Viettel và m ng EVN 2.2.1. Nhà tr m Telecom ñã phát tri n m ng 3G. 2.2.2. H th ng anten Bên c nh ñó, VNPT ñã l p ñ t thành công tr m BTS 4G công 2.2.3. H tr ng truy n d n ngh LTE t i Hà N i. 2.2.4. H th ng b o v . 1.4.3. Quy ho ch băng t n di ñ ng t i Vi t Nam: M i h th ng thông tin di ñ ng ñư c c p phát m t ho c nhi u băng t n xác ñ nh. 1.5. Xu hư ng phát tri n c a h th ng thông tin di ñ ng t i Vi t Nam Xu hư ng phát tri n m ng thông tin di ñ ng Vi t Nam trong th i gian ñ n là phát tri n công ngh băng r ng di ñ ng ña d ch v . 1.6. K t lu n chương Trong chương này chúng ta ñã tìm hi u kĩ v l ch s phát tri n, Hình 2.1. C u trúc cơ b n tr m BTS c u trúc h th ng thông tin di ñ ng cũng như hi n tr ng và xu hư ng phát tri n c a m ng thông tin di ñ ng t i Vi t Nam. 2.3. Nguyên lý ho t ñ ng c a tr m BTS CHƯƠNG 2 – V N Đ T I ƯU TR M G C Nguyên lý ho t ñ ng c a BTS d a trên quá trình x lý các tín 2.1. Gi i thi u chương hi u mà nó nh n ñư c t máy di ñ ng MS và t BSC. T i ưu m ng thông tin di ñ ng g m 3 y u t : 2.3.1. Tín hi u t BSC g i ñ n • Tăng kh năng k t n i m ng. 2.3.2. Tín hi u thu t máy di ñ ng • C i thi n ch t lư ng m ng. 2.4. Khái ni m cell, site, cluster • Nâng cao dung lư ng m ng. 2.4.1. Cell Trong 3 y u t trên thì y u t tăng kh năng k t n i m ng ñư c 2.4.2. Site ñ t lên hàng ñ u. Đ th c hi n ñư c ñi u ñó ñòi h i ph i xây d ng 2.4.3. Cluster
9 10 2.5. Các thông s tr m g c c n t i ưu Ac η= * 100 (2.4) 2.5.1. Dung lư ng và lưu lư ng ph c v N i. Lưu lư ng (Traffic) Trong ñó : Lưu lư ng ñư c tính như sau : η : hi u su t s d ng kênh (%) C *t Ac : lưu lư ng ñáp ng (Erl) A= (2.1) N : s kênh ñư c s d ng T Trong ñó : Nh n xét : Hi u su t s d ng kênh th p GoS nh ch t A : lưu lư ng (Erlang) lư ng t t. C : s cu c g i trung bình trong th i gian kh o sát 2.5.2. Mô hình truy n sóng t : th i gian trung bình c a m t cu c g i Vi c ch n l a các mô hình truy n sóng phù h p s t i ưu ch t T : th i gian kh o sát lư ng truy n sóng c a tr m BTS. i. Mô hình th ng kê Hata : ii. M c ñ ph c v (GoS) GoS xác ñ nh ph n trăm s cu c g i không thành công do thi u tài nguyên trên t ng s cu c g i ñang c n ñ u n i ñ ng th i. iii. Mô hình ERLANG B: Hình 2.16. Mô hình th ng kê Hata Hình 2.15. M c d ph c v GoS Công th c Hata : Mô hình Erlang B là mô hình h th ng thông tin ho t ñ ng • T i vùng ñô th - urban theo ki u tiêu hao. Lp(urb ) = 69,55 + 26,16.logf – 13,82.log(hb) – a(hm) + [44,9 – iiii. Hi u su t s d ng kênh 6,55log(hb)].logd (2.5) Hi u su t s d ng kênh là t s gi a lưu lư ng ñáp ng và s Trong ñó: kênh s d ng. Lp(urb) : suy hao ñư ng truy n ñ i v i ñô th ñông dân [dB] f : t n s sóng mang (150÷1500) MHz
11 12 hb : chi u cao c a anten tr m g c (30÷200) m Trong thông tin di ñ ng t i Vi t Nam hi n nay ña s s d ng hm : chi u cao anten máy di ñ ng (1÷20) m anten ñ nh hư ng vì có kh năng h n ch nhi u và ñ l i l n hơn d : kho ng cách t tr m g c ñ n máy di ñ ng (1÷20) km anten ñ ng hư ng. H s hi u ch nh anten a(hm) – ph thu c di n tích vùng ph ii. Đ tăng ti n ích anten sóng : Tùy thu c vào s l a ch n vào anten chu n. V i thành ph di n tích nh và trung bình : iii. Công su t b c x ñ ng hư ng tương ñương – EIRP a(hm) = (1,1.logf – 0,7).hm – (1,56.logf – 0,8) [dB] (2.6) EIRP ñư c xác ñ nh b i công th c: V i thành ph di n tích l n : PEIRP (W ) = Pt (W ) * 10(G− L ) / 10 (2.13) 2 a(hm) = 8,29(log1,54hm) - 1,1 [dB] f =300 MHz (2.8) Trong ñó: • T i vùng ngo i ô – suburban : PEIRP (dBm): công su t b c x ñ ng hư ng tương ñương; Lp(sub) = Lp(urb) – 2*[log(f/28)]2 – 5,4 [dB] (2.9) Pt (dBm): t ng công su t c a các máy phát; • T i vùng nông thôn – rural (open country) : L (dB): t ng suy hao t các máy phát ñ n anten. Lp(open) = Lp(urb) – 4,78(logf)2 + 18,33.logf – 40,94 [dB] G (dBi): ñ tăng ích c c ñ i c a anten. (2.10) iv. Đ cao, góc phương v và góc ng ng c a anten Mô hình Hata ñư c s d ng r ng rãi nhưng trong các trư ng Các thông s quan tr ng c a anten làm nh hư ng ñ n vùng h p ñ c bi t như nhà cao t ng ph i s d ng Microcell v i anten l p ph sóng c a tr m g c: ñ t dư i mái nhà c n ph i s d ng mô hình khác ñư c gi i thi u ti p • Đ cao theo. • Góc phương v ii. Mô hình COST231 • Góc ng ng iii. Mô hình SAKAGAMIKUBOL 2.5.4. L a ch n v trí ñ t tr m 2.5.3. Anten V trí l p ñ t các tr m BTS ph i ñ m b o ñư c vùng ph và Trong thông tin di ñ ng, vi c s d ng anten thích h p s có dung lư ng thuê bao ph c v . vai trò r t quan tr ng, quy t ñ nh t i ch t lư ng h th ng. Sau ñây 2.6. K t lu n chương chúng ta xét các y u t v ki u lo i, ñ cao và góc nghiêng c a anten. Trong chương này ñã trình bày ñ c ñi m, c u trúc cơ b n, vai trò i. Ki u anten và các thông s t i ưu c a m t tr m g c thông tin di ñ ng.
13 14 CHƯƠNG 3 – NGUYÊN LÝ ĐI U KHI N M 3.3. Công ngh FPGA 3.3.1. T ng quan FPGA VÀ KIT FPGA VERTEX 4 FPGA là m t thi t b bán d n bao g m các kh i logic l p 3.1. Gi i thi u chương trình ñư c g i là "Logic Block", và các k t n i kh trình. V i m c ñích ng d ng FPGA vào ñi u khi n t ñ ng tr m 3.3.2. Ki n trúc FPGA g c, chương này s trình bày nguyên lý ñi u khi n m , ki n trúc C u trúc FPGA t ng quan bao g m có FPGA, trình t thi t k FPGA và gi i thi u kit FPGA Vertex 4. • Các kh i logic (CLBs) 3.2. T ng quan v ñi u khi n m • H th ng liên k t vào ra (IOB). Khái ni m v logic m ñư c giáo sư L.A Zadeh ñưa ra l n • Các liên k t c u hình ñư c (programmable ñ u tiên năm 1965, t i trư ng Đ i h c Berkeley, bang California - interconnect). M . T ñó lý thuy t m ñã ñư c phát tri n và ng d ng r ng rãi. 3.3.3. Quy trình thi t k FPGA 3.2.1. Khái ni m v t p m • Yêu c u thi t k . 3.2.2. S m hóa • Phân tích thi t k . 3.2.3. Lu t h p thành • Ki m tra thi t k . 3.2.4. Gi i m • N p thi t k . 3.2.5. Nguyên lý ñi u khi n m 3.4. Gi i thi u kit FPGA Vertex 4 Dòng Virtex4 g m có 3 lo i LX, SX và FX. Tương ng v i m i lo i ñư c ng d ng cho m i m c ñích riêng bi t. Gi i thi u bo m ch DS-BD-V4LX25LC Board m ch DS-BD-V4LX25LC thư ng ñư c dung trong các ng d ng truy n thông t c ñ cao, các ng d ng x lý s tín hi u, …. 3.5. K t lu n chương Hình 3.1. Nguyên lý ñi u khi n m Chương này ñã trình bày t ng quan v lý thuy t nguyên lý ñi u Đi u khi n m ñư c s d ng trong lu n văn là quá trình xoay khi n m và c u trúc kit FPGA Vertex4. anten và thi t l p các thông s c a các cell lân c n. CHƯƠNG 4 – THI T K H TH NG ĐI U KHI N 3.2.6. ng d ng ñi u khi n m TR M G C THÔNG TIN DI Đ NG Nguyên lý ñi u khi n m ñư c ng d ng trong r t nhi u lĩnh v c như trong các phương ti n giao thông, thi t b sinh ho t, … 4.1. Gi i thi u chương
15 16 Sơ ñ kh i h th ng ñi u khi n tr m g c thông tin di ñ ng 4.2.3. Phương pháp thu th p d li u vào ñư c mô t như hình 4.1. Chương này s th c hi n xây d ng các kh i Th c hi n ch c năng k t n i v i h th ng OMC ñ l y ch c năng c a h th ng. nh ng thông s c n thi t, chuy n ñ nh d ng t p tin cho phù h p v i yêu c u c a chương trình. 4.3. Kh i giao ti p 4.3.1. Chu n giao ti p RS-232 4.3.2. RS-232 trên FPGA 4.3.3. RS-232 trên PC Hình 4.1. Sơ ñ kh i h th ng ñi u khi n tr m g c thông 4.4. Kh i x lý trung tâm FPGA-V4 tin di ñ ng Đư c xây d ng b ng ngôn ng HDL-Verilog trên kit FPGA 4.2. Kh i thu th p d li u ñ u vào XC4VLX25 v i công c thi t k Xilinx ISE 10.1. Kh i x lý trung Th c hi n nhi m v thu th p và cung c p d li u theo ñúng tâm th c hi n ch c năng ñi u khi n ho t ñ ng c a t ng cell trong yêu c u c a chương trình ñi u khi n. M c này s trình bày hai ki u m t khu v c (t nh/ thành ph ). Lưu ñ thu t toán cho t ng cell ñư c d li u theo yêu c u và phương pháp thu th p d li u ñó. th c hiên như hình 4.6 4.2.1. D li u kh i t o Thông tin b n ñ , t a ñ ñ t tr m, thông tin v góc ng ng và góc phương v c a anten. 4.2.2. D li u c p nh t Lưu lư ng hi n t i c a các cells ñư c cung c p thông qua h th ng OMC, d a vào thông s c a máy phát và s kênh lưu lư ng ñư c c p phát cho ch ñ tho i ñ tính hi u su t s d ng c a cells. Hình 4.3. D li u c p nh t b i OMC Hình 4.6. Lưu ñ thu t toán ñi u khi n ho t ñ ng cho t ng cell
17 18 4.4.1. Sơ ñ kh i kh i x lý trung tâm 4.5.4 Đi u ch nh c ng Kh i x lý trung tâm ñư c xây d ng trên FPGA g m hai Thông s c ng l a ch n ñ thay ñ i là góc ng ng và góc ph n MCU và ARRAY, thông qua b core UART RS-232 trên phương v c a anten. FPGA ñ giao ti p v i ph n m m th c hi n trên máy tính như mô t hình 4.7. PC FPGA XC4VLX25 UART UART PROGRAM MCU ARRAY RS-232 RS-232 Hình 4.7. Kh i x lý trung tâm 4.4.2. Kh i MCU Hình 4.10. Chia t i cho cell 4.4.3. Kh i ARRAY 4.5. Kh i x lý ñi u khi n Là kh i chuy n ti p, nh n l nh ñi u khi n t kh i x lý trung tâm và th c hi n l nh tương ng. L nh ñi u khi n ñư c g i ñ n theo chu kỳ c p nh t giá tr lưu lư ng h th ng. 4.5.1 Mô t l nh ñi u khi n Các l nh ñi u khi n ñư c mã hóa 8 bít nh phân. • 3 bít ñ u tiên mô t tr ng thái c a cell. • 2 bít ti p theo mô t phương pháp ñi u khi n. Hình 4.11. Thi t l p l i thông s cell lân c n • 3 bít sau cùng mô t tr ng thái HR. Sau khi ñi u ch nh góc phương v , v i góc m i này, c n ph i 4.5.2 Đi u ch nh HR khai báo l i thông s cell lân c n. Tăng HR s làm tăng hi u su t s d ng kênh, tuy nhiên s 4.6. Kh i ñi u khi n ngõ ra và hi n th làm gi m ch t lư ng tho i. Hi n nay, HR có th tăng t i ña là 100%. 4.6.1. Hi n th b n ñ 4.5.3 Đi u ch nh m m i. Thay ñ i m c ưu tiên c a cell ii. Gi m công su t phát c a cell
19 20 5.1. Gi i thi u chương Trong chương này, công vi c thi t k FPGA s ñư c trình bày t quá trình xây ñ ng sơ ñ kh i, xây d ng sơ ñ tr ng thái (FSM), xây d ng b ki m tra (Testbench) và k t qu thi t k qua t p tin log và d ng sóng th hi n. 5.2. Sơ ñ kh i Đ th c hi n thi t k kh i ñi u khi n trung tâm trên kit FPGA, bư c ñ u tiên quan tr ng và không th thi u là xây d ng sơ Hình 4.12. D li u ñư c t i lên b n ñ ñ kh i và các k t n i gi a các kh i ch c năng. 4.6.2. Hi n th trư ng d li u Trư ng d li u mô t thông s các cell cũng như lưu lư ng c a chúng. Hình 4.13. D li u phân b d ng lư i Hình 5.1. Sơ ñ kh i th c hi n trên FPGA 4.7. K t lu n chương G m ba kh i riêng bi t v i ba ch c năng khác nhau: Chương này ñã ñưa ra ñư c phương pháp thi t k h th ng 5.2.1 Kh i UART ñi u khi n s d ng vi m ch FPGA k t n i v i ph n m m mô ph ng 5.2.2 Kh i MCU ch y trên máy tính. 5.2.3 Kh i ARRAY CHƯƠNG 5 – MÔ PH NG THI T K 5.3. Thi t k kh i UART TRÊN KIT FPGA-VIRTEX 4 5.3.1 Sơ ñ kh i UART
21 22 5.3.2 Mô t chân vào ra và các thanh ghi kh i UART. Hình 5.13 là k t qu mô ph ng d ng sóng c a quá trình ñ c ghi 5.3.3 Kh i t o t c ñ Baud c a cell. Quá trình th c hi n qua 3 chu kì 5.3.4 Kh i TX_BLK, RX_BLK - Chu kì th nh t th c hi n ghi giá tr TU 5.3.5 Mô ph ng kh i UART - Chu kì th hai th c hi n tính toán giá tr HR 5.4. Thi t k kh i ARRAY - Chu kì th ba th c hi n ñ c giá tr l nh ñi u khi n. 5.4.1 Sơ ñ kh i ARRAY Giá tr ñư ng O_DATA có giá tr ñúng trong chu kì th ba, hai 5.4.2 Mô t chân vào ra kh i ARRAY chu kì ñ u là giá tr cũ. Ngoài 3 chu kì ñư c th c hi n, tín hi u s 5.4.3 Kh i gi i mã tr ng thái HiZ. 5.4.4 Sơ ñ tr ng thái Cell Tr ng thái ñư c thay ñ i tùy thu c giá tr TU. T lưu ñ thu t toán ñư c trình bày m c 4.4, ta xây d ng sơ ñ tr ng thái cho t ng cell như hình 5.12. Hình 5.13. D ng sóng mô ph ng ho t ñ ng c a cell 5.4.6 K t qu Synthesize cho m t cell K t qu Synthesize mô t hình 5.15 v i không có l i cũng như c nh báo. V i s lư ng LUTs = 33 cho m t cell, t i ña FPGA XC4VLX25 có th ch a t i ña 651 cells. Do ñó, ñ th c hi n mô Hình 5.12 : Sơ ñ tr ng thái c a cell ph ng cho ñ tài, ta ch s d ng m t ph n kh i cell ñ th c hi n mô 5.4.5 Mô ph ng ho t ñ ng c a Cell ph ng. • Xây d ng testbench • K t qu mô ph ng
23 24 5.5.4 Kh i giao ti p truy n TX Đ ñơn gi n cho vi c truy n d li u t MCU, kh i TX s thao tác ghi vào thanh ghi phát d li u c a UART. 5.5.5 Sơ ñ tr ng thái MCU Có 22 tr ng thái khác nhau trong quá trình làm vi c c a MCU nhưng ñư c chia làm b n chu trình tr ng thái làm vi c ñ c l p. Trong ñó, tr ng thái IDLE là ñi m b t ñ u hay k t thúc cho m t quá trình thay ñ i tr ng thái. i. Sơ ñ tr ng thái thi t l p k t n i ii.Sơ ñ tr ng thái thi t l p giá tr ban ñ u Hình 5.15. K t qu Synthesize cho m t cell iii. Sơ ñ tr ng thái ho t ñ ng ñ c ghi 5.5. Thi t k kh i MCU iv. Sơ ñ tr ng thái kh i ñ ng l i 5.5.1 Sơ ñ kh i MCU Hình 5.11 mô t sơ ñ kh i MCU v i giao di n UART bên ph i và ARRAY bên dư i. Hình 5.16. Sơ ñ kh i MCU 5.5.2 Mô t chân vào ra kh i MCU 5.5.3 Kh i giao ti p nh n RX Hình 5.20. Sơ ñ tr ng thái kh i MCU Đ ñơn gi n cho vi c nh n d li u t UART, khi có tín hi u 5.5.6 Mô ph ng ho t ñ ng kh i MCU ng t t I_UART_INT, kh i RX s truy xu t vào thanh ghi nh n d • Xây d ng Testbench li u c a UART và c p nh t giá tr vào thanh ghi Rx_Data.
25 26 Testbench ph i ki m tra ñư c c b n chu trình làm vi c c a K t lu n: V i k t qu ñ t ñư c sau quá trình Synthesize, tài kh i MCU ñ ng th i ph i ki m tra ñư c vi c thao tác d . nguyên c a FPGA không b vi ph m, t c ñ t i ña có th ñ t trên • K t qu mô ph ng 200MHz. Hình 5.21 là d ng sóng mô ph ng quá trình th c hi n tu n t 4 5.7. K t lu n chương chu trình, k t qu cho th y kh i MCU th c hi n ñúng theo yêu c u. Chương này ñã th c hi n thi t k và mô ph ng thành công kh i x lý trung tâm ñi u khi n ho t ñ ng c a 512 cells trên FPGA. V i FPGA XC4VLX25 ch có th th c hi n v i 512 cells, do ñó c n có m t FPGA khác m nh hơn ñ có th áp d ng r ng rãi trong th c t . K T LU N VÀ KI N NGH V i nh ng k t qu ñã ñ t ñư c trong quá trình làm lu n văn ñã gi i quy t ñư c bài toán thi t k h th ng ñi u khi n tr m g c trên FPGA. Đây là m t bài toán thi t k ph c t p, tương ñ i khó và hi n Hình 5.21. D ng sóng mô t 4 chu trình c a kh i MCU nay ñang ñư c nhi u nhà nghiên c u trên th gi i quan tâm. Vi c 5.6. K t qu th c hi n trên FPGA ñi u khi n tr m g c trong t i ưu h th ng thông tin di ñ ng ñư c áp Sau ñây là k t qu th c hi n thi t k trên kit FPGA V4 v i 512 d ng cho t t c các nhà m ng như Mobifone, Vinaphone, Viettel, … cells. Th i gian ñ n tôi s ti p t c nghiên c u thêm ñ c i thi n s linh ho t trong vi c tri n khai ñi u khi n các thông s trên ph n c ng, cũng như nghiên c u ñưa h th ng áp d ng vào th c t các nhà m ng. Hình 5.23. K t qu Synthesize v i 512 cells