intTypePromotion=1
zunia.vn Tuyển sinh 2024 dành cho Gen-Z zunia.vn zunia.vn
ADSENSE
 » 
 » 

Bài giảng Kỹ thuật vi xử lý: Chương 5 - Dư Thanh Bình

Chia sẻ: Nguyên Phương | Ngày: | Loại File: PDF | Số trang:60

Thêm vào BST
Báo xấu
81
lượt xem 8
download
 
  Download Vui lòng tải xuống để xem tài liệu đầy đủ

Bài giảng "Kỹ thuật vi xử lý - Chương 5: Ghép 8088 với bộ nhớ và tổ chức vào/ra dữ liệu" trình bày các nội dung: Các vi mạch phụ trợ cho 8088, phối ghép 8088 với bộ nhớ, phối ghép 8088 với hệ thống vào ra. Đây là một tài liệu hữu ích dành cho các bạn sinh viên Công nghệ thông tin và những ai quan tâm đến lĩnh vực này dùng làm tài liệu học tập và nghiên cứu.

Chủ đề:

Bình luận(0) Đăng nhập để gửi bình luận!

Lưu

Nội dung Text: Bài giảng Kỹ thuật vi xử lý: Chương 5 - Dư Thanh Bình

  1. KỸ THUẬT VI XỬ LÝ Microprocessors Dư Thanh Bình Bộ môn KTMT - Khoa CNTT Trường ĐH Bách Khoa Hà Nội
  2. Lưu ý của tác giả  Không được tự ý sao chép hay quảng bá bài giảng này nếu chưa được sự đồng ý của tác giả.  Địa chỉ liên hệ của tác giả: Dư Thanh Bình Bộ môn Kỹ thuật Máy tính Khoa Công nghệ Thông tin Trường Đại học Bách Khoa Hà Nội Tel: 8696125 – Mobile: 0979859568 Email: du_thanh_binh@yahoo.com binhdt@it-hut.edu.vn Copyright (c) 1/2007 by DTB 2
  3. Mục đích và yêu cầu  Giúp sinh viên nắm được cấu trúc phần cứng và cách lập trình điều khiển hoạt động của hệ vi xử lý Intel 8088.  Làm tiền đề để hiểu được hoạt động của các hệ vi xử lý khác.  Yêu cầu sinh viên đã có các kiến thức cơ bản về Kỹ thuật điện tử, Điện tử số và Kiến trúc máy tính.  Thời lượng: 45 tiết lý thuyết + 15 tiết thực hành. Copyright (c) 1/2007 by DTB 3
  4. Tài liệu tham khảo  Văn Thế Minh, "Kỹ thuật Vi xử lý", NXB Giáo Dục, 1997.  Quách Tuấn Ngọc, Đỗ Tiến Dũng, Nguyễn Quang Khải, "Lập trình hợp ngữ (Assembly) và máy vi tính IBM-PC" (sách dịch), NXB Giáo Dục, 1998. Copyright (c) 1/2007 by DTB 4
  5. Nội dung của môn học  Chương 1: Máy tính và hệ vi xử lý  Chương 2: Biểu diễn thông tin trong máy tính  Chương 3: Bộ vi xử lý Intel 8088  Chương 4: Lập trình hợp ngữ với 8088  Chương 5: Nối ghép 8088 với bộ nhớ  Chương 6: Nối ghép 8088 với hệ thống vào-ra Copyright (c) 1/2007 by DTB 5
  6. Kỹ thuật Vi xử lý Chương 5 GHÉP 8088 VỚI BỘ NHỚ VÀ TỔ CHỨC VÀO/RA DỮ LIỆU Dư Thanh Bình Bộ môn Kỹ thuật Máy tính, Khoa Công nghệ Thông tin Trường Đại học Bách Khoa Hà Nội Copyright (c) 1/2007 by DTB 6
  7. Nội dung chương 5 5.1. Các vi mạch phụ trợ cho 8088 5.2. Phối ghép 8088 với bộ nhớ 5.3. Phối ghép 8088 với hệ thống vào ra Copyright (c) 1/2007 by DTB 7
  8. 5.1. Các vi mạch phụ trợ cho 8088 1. Các tín hiệu của 8088. 2. Vi mạch tạo xung đồng hồ 8284 3. Vi mạch điều khiển BUS 8288 Copyright (c) 1/2007 by DTB 8
  9. 5.1. Các vi mạch phụ trợ cho 8088  Các tín hiệu của 8088 Copyright (c) 1/2007 by DTB 9
  10. 5.1. Các vi mạch phụ trợ cho 8088 Bảng trạng thái truy nhập các thanh ghi đoạn: S3 S4 Truy nhập đến 0 0 Đoạn dữ liệu phụ 0 1 Đoạn ngăn xếp 1 0 Đoạn mã hoặc không đoạn nào 1 1 Đoạn dữ liệu Bit S6 = 0 liên tục, bit S5 phản ảnh giá trị bit IF của thanh ghi cờ. Hai bit S3 và S4 phối hợp với nhau như bảng trạng thái trên. +RD [O]: Xung cho phép đọc. Khi RD= 0 thì bus dữ liệu sẵn sàng nhận số liệu từ bộ nhớ hoặc thiết bị ngoại vi. Chân ở trạng thái trở kháng cao khi P chấp nhận treo. +READY [I]: Tín hiệu báo cho CPU biết tình trạng sẵn sàng của thiết bị ngoại vi ( bộ nhớ). Khi READY=1 thì CPU thực ghi/đọc mà không cần chèn thêm các chu kỳ đợi. Khi thiết bị ngoại vi (bộ nhớ) có tốc độ hoạt động chậm, chúng đưa tín hiệu READY=0 .Lúc này CPU tự kéo dài thời gian thực hiện lệnh ghi/đọc bằng cách chèn thêm các chu kỳ đợi. Copyright (c) 1/2007 by DTB 10
  11. 5.1. Các vi mạch phụ trợ cho 8088 Copyright (c) 1/2007 by DTB 11
  12. 5.1. Các vi mạch phụ trợ cho 8088 Copyright (c) 1/2007 by DTB 12
  13. 5.1. Các vi mạch phụ trợ cho 8088 Copyright (c) 1/2007 by DTB 13
  14. 5.1. Các vi mạch phụ trợ cho 8088  1.2. Phân kênh để tách thông tin và việc đệm cho các bus. Copyright (c) 1/2007 by DTB 14
  15. Copyright (c) 1/2007 by DTB 15
  16. 5.1. Các vi mạch phụ trợ cho 8088  2. Mạch tạo xung nhịp 8284 Copyright (c) 1/2007 by DTB 16
  17. 5.1. Các vi mạch phụ trợ cho 8088 Copyright (c) 1/2007 by DTB 17
  18. 5.1. Các vi mạch phụ trợ cho 8088  3. Mạch điều khiển bus 8288 Copyright (c) 1/2007 by DTB 18
  19. 5.1. Các vi mạch phụ trợ cho 8088  Các tín hiệu chính của 8288 bao gồm:  + S2, S1, S0 [I, I, I] : là các tín hiệu trạng thái lấy thẳng từ CPU. Từ các tín hiệu này, 8288 sẽ tạo ra các tín hiệu điều khiển khác nhau tại các chân ra của nó để điều khiển hoạt động của các thiết bị nối với CPU. + CLK [I]: đây là đầu vào nối với xung đồng hồ hệ thống (từ mạch 8284) và dùng để đồng bộ toàn bộ các xung điều khiển đi ra từ mạch 8288.  + AEN [I]: là tín hiệu đầu vào để sau một khoảng thời gian trễ cỡ 150 ns sẽ kích hoạt các tín hiệu điều khiển ở đầu ra của 8288.  + CEN [I]: là tín hiệu đầu vào để cho phép đưa ra tín hiệu DEN và các tín hiệu điều khiển khác của 8288.  + IOB [I]: tín hiệu để điều khiển mạch 8288 làm việc ở các chế độ bus khác nhau.  Khi IOB =1 mạch 8288 làm việc ở chế độ bus vào/ra, khi IOB = 0 mạch 8288 làm việc ở chế độ bus hệ thống (như trong các máy IBM PC).  cho các bộ nhớ chậm có được thêm thời gian ghi.  + IORC [O]: tín hiệu điều khiển đọc thiết bị ngoại vi. Nó kích hoạt các thiết bị được chọn để các thiết bị này đưa dữ liệu ra bus.  Copyright (c) 1/2007 by DTB 19
  20. 5.1. Các vi mạch phụ trợ cho 8088 +MRDC [O]: tín hiệu điều khiển đọc bộ nhớ. Nó kích hoạt bộ nhớ đưa dữ liệu ra bus. + MWTC [O], AMWC [O]: là các tín hiệu điều khiển ghi bộ nhớ hoặc ghi bộ nhớ kéo dài. Đó thực chất là các tín hiệu giống như MEMW, nhưng AMWC (advanced memory write command) hoạt động sớm lên một chút để tạo ra khả năng cho các bộ nhớ chậm có được thêm thời gian ghi. + IORC [O]: tín hiệu điều khiển đọc thiết bị ngoại vi. Nó kích hoạt các thiết bị được chọn để các thiết bị này đưa dữ liệu ra bus. + IOWC [O], AIOWC [O]: là các tín hiệu điều khiển đọc thiết bị ngoại vi hoặc đọc thiết bị ngoại vi kéo dài. Đó thực chất là các tín hiệu giống như IOW, nhưng AIOWC (advanced I/O write command) thì hoạt động sớm lên một chút để cho các thiết bị ngoại vi chậm được kéo dài thêm thời gian ghi. + INTA [O]: là đẩu ra để thông báo là CPU chấp nhận yêu cầu ngắt của thiết bị ngoại vi và lúc này các thiết bị ngoại vi sẽ phải đưa số hiệu ngắt ra bus để CPU đọc. + DT/R [O]: là tín hiệu để điều khiển hướng đi của dữ liệu trong hệ vào hay ra so với CPU (DT/R =0: CPU đọc dữ liệu, DT/R =1 CPU ghi dữ liệu). Copyright (c) 1/2007 by DTB 20
ADSENSE

CÓ THỂ BẠN MUỐN DOWNLOAD

THÔNG TIN
TRỢ GIÚP
HỖ TRỢ KHÁCH HÀNG
Theo dõi chúng tôi

Chịu trách nhiệm nội dung:

Nguyễn Công Hà - Giám đốc Công ty TNHH TÀI LIỆU TRỰC TUYẾN VI NA

LIÊN HỆ

Địa chỉ: P402, 54A Nơ Trang Long, Phường 14, Q.Bình Thạnh, TP.HCM

Hotline: 093 303 0098

Email: support@tailieu.vn

Giấy phép Mạng Xã Hội số: 670/GP-BTTTT cấp ngày 30/11/2015 Copyright © 2022-2032 TaiLieu.VN. All rights reserved.

 

Đồng bộ tài khoản
2=>2