Bài giảng Thiết kế logic số: Lecture 4.4 - TS. Hoàng Văn Phúc

Thiết kế logic số<br /> (Digital logic design)<br /> Chương 4: Thiết kế các mạch số thông dụng<br /> TS. Hoàng Văn Phúc<br /> Bộ môn KT Xung, số, Vi xử lý<br /> https://sites.google.com/site/phucvlsi/teaching<br /> 4/2017<br /> <br /> Mục đích, nội dung<br /> <br /> Nội dung: Thiết kế các khối nhớ<br /> Thời lượng: 3 tiết bài giảng<br /> Yêu cầu: Sinh viên có sự chuẩn bị sơ bộ<br /> trước nội dụng bài học.<br /> <br /> 2<br /> <br /> ROM<br /> <br /> CLK<br /> <br /> Mảng nhớ<br /> <br /> CS<br /> <br /> ADDRESS<br /> <br /> ADDR_deco<br /> der<br /> <br /> MxN-bit<br /> <br /> OE<br /> <br /> DATA_OUT<br /> <br /> 3<br /> <br /> RAM<br /> <br /> Mảng nhớ<br /> <br /> Thành phần gây trễ chủ yếu ?<br /> <br /> Decoder<br /> 4<br /> <br /> Giải mã địa chỉ cho bộ nhớ<br /> Nhiệm vụ: trỏ đúng địa chỉ ô nhớ cần truy cập.<br /> Đặc điểm: Tốc độ tỷ lệ nghịch với dung lượng.<br /> Decoder cấu trúc RAM 1D<br /> kích thước 8*8 = 64<br /> <br /> 0<br /> 1<br /> <br /> ADDR<br /> DECODER<br /> <br /> M*N<br /> <br /> 5<br /> <br />